fpga 数字逻辑基于Quartus设计

END IF; END PROCESS;

qout_2Hz<=temp(DWIDTH-1); END art;

至此就完成了一个完整的模块创建和设计。 （3）创建一个十六进制的计数器模块。

十六进制的计数器模块的设计这里采用LPM宏功能模块设计。

①创建并设计模块。仿照创建分频器的方法，在图4.57的适当位置放置一个模块框，设置模块的属性如下。

设计名称：cnt4b 模块名称：inst2 输入时钟信号：clk 输出信号：q[3..0]

②添加模块引线并设置其属性。

方法发展前面的同样方法。建立映射关系为clk_out与clk，data[3..0] 与q[3..0]。 ③创建文件并输入电路行为描述。在添加的模块上单击鼠标右键，在弹出的菜单中选择Creat Design File from Selected Block命令，在弹出的对话框中，可以选择AHDL、VHDL、Verilog HDL和Schematic共4个可供选择建立文件的描述电路行为的方法。这里选择Schematic，其他取默认设置。单击OK按钮，弹出生成模块文件的确认对话框，单击“确定”按钮后，就进入原理图编辑窗口。仿照前面关于宏功能模块LPM的创建方法，设计一个十六进制的计数器。

（4）建立七段码译码器的模块。 ①仿照步骤（3）添加模块3。

②把前面七段码译码器的源文件添Hex_decoder_7seg.vhd加进工程。选择Project→Add/Remove File in Project命令。找到Hex_decoder_7seg.vhd添加即可。

③建立模块内部节点与外部引线的映射关系。

建立模块内部节点与外部引线的映射关系，EN与ENABLE，data_in[3..0]与data[3..0]以及data_out[6..0] 与seg_out[6..0]。添加输入和输出引脚。完成的顶层设计模块如图4.58所示。

图4.58 顶层模块设计原理图

3.编译工程 完成工程的编译。

4．建立功能仿真测试的矢量波形文件 建立要仿真的波形文件。 5.仿真

波形图如图4.59所示。

图4.59 功能仿真波形

6. 设备选择（基于_7C5TP实验开发板）

Assignments→device，如图4.60所示。在Device and Pin Option不用的管脚设置为三态。

①选择器件 ②不用管脚设置

图4.60 重新选择器件

7. 分配管脚

Assignments→Pins，输入管脚号，如图4.61所示。

按照实验板输入管脚号

图4.61 输入管脚号

同时我们也能够在文档的配置文件.qsf中看到记录管脚分配的信息。

管脚号分配记录

重新编译后，增加了管脚如图4.62所示，与图4.58做一比较。

管脚分配信息

图4.62 重新编译后有管脚号

8. 用JTAG方式下载

（1）电缆把主机和FPGA的JTAG口相连，选择tools→Programmer。

（2）在hardware setup上选择安装的电缆Usb Blaster（或ByteBlaster），把Program/Configue勾选上，最后下载到目标板里运行，观察结果。

示例部分小结：Quartus II是Altera公司的第四代可编程逻辑器件集成开发环境，提供从设计输入到器件编程的全部功能。Quartus II可以产生并识别EDIF网表文件、VHDL网表文件和Verilog HDL网表文件，为其他EDA工具提供方便的接口，而且能够在Quartus II集成开发环境中自动运行其他EDA工具。

利用Quartus II软件的开发流程可概况为以下几个步骤：设计输入、设计编译、生成网表文件、功能或时序仿真，分配引脚和编程器件。