当前位置：首页 > 华科数电实验第三次报告
《数字电路与逻辑设计》实验报告
学生姓名： 学号： 所在班级： 3. 时序逻辑电路的传输设计方案
[要求：给出详细的设计过程，包括源程序、仿真程序、引脚约束（绑定）代 码和注释等，可续页]
（a）CLK 的周期为 35ns 时的设计方案
i.源程序 module transport(in,clk,out);
module D1(clk,d,q);
module D2(clk,d,q);
input in,clk; output out;
D1 d1(clk,in,q); not #12 N(in_,q); //not N2(in_,in1); D2 d2(clk,in_,out); endmodule
input clk,d; output q; reg q;
always@(posedge clk)
begin end
//$display(\#18 q<=d;
endmodule
input clk,d; output q; reg q;
always@(posedge clk) initial
第[
]页 共[
]页
begin end
//$display(\ q<=d;
《数字电路与逻辑设计》实验报告
学生姓名： 学号： 所在班级：
begin end endmodule
q<=0;
ii.仿真程序
module test;
// Inputs reg in; reg clk; // Outputs wire out;
parameter PARIOD=35;
// Instantiate the Unit Under Test (UUT) transport uut ( );
always begin end
always begin end initial begin
// Initialize Inputs in=0; clk=1;
第[
]页 共[
]页
.in(in), .clk(clk), .out(out)
#(PARIOD/2)clk=~clk; //#(PARIOD/2)clk=~clk;
#PARIOD #(PARIOD/2); #PARIOD #3
in=~in;
《数字电路与逻辑设计》实验报告
学生姓名： end endmodule
//clk = 0;
// Wait 100 ns for global reset to finish // Add stimulus here
学号： 所在班级：
iii.管脚约束
NET \
TIMESPEC TS_clk = PERIOD \
# PlanAhead Generated physical constraints NET \NET \NET \
# PlanAhead Generated IO constraints NET \
第[ ]页 共[ ]页
《数字电路与逻辑设计》实验报告
学生姓名： 学号： 所在班级： （b）CLK 的周期为 25ns 的设计方案
电路源代码如上，测试代码如下： module test;
// Inputs reg in; reg clk; // Outputs wire out;
parameter PARIOD=25;
// Instantiate the Unit Under Test (UUT) transport uut ( );
always begin end
always begin end initial begin
// Initialize Inputs in=0;
第[
]页 共[
]页
.in(in), .clk(clk), .out(out)
#(PARIOD/2)clk=~clk; //#(PARIOD/2)clk=~clk;
#PARIOD #(PARIOD/2); #PARIOD #3
in=~in;
本文作者：...共分享92篇相关文档
