华科数电实验第三次报告

数字逻辑实验报告（3）

团队成员：

姓名 班级 学号 贡献百分比

实验部分：实验完成结果、时间 （亮点、完成、基本完成、未完成） 总分 （实验部分 70% +报告 30%） 检查结果 检查时间 检查老师

第一个实验 第二个实验 第三个实验 报告人

： 实验指导教师： 报告批阅教师：

计算机科学与技术学院

20 年 月 日

《数字电路与逻辑设计》实验报告

学生姓名： 学号： 所在班级：

一、实验内容

时序逻辑电路的 Verilog HDL 设计。

二、实验目的

1. 熟悉 Xilinx Spartan-3E Field Programmable Gate Array 开发系统和 ISE14.1 软件、Adept 软件的操作；

2. 熟悉 FPGA 编程环境及实验流程； 3. 掌握 Verilog HDL 的编程方法。

三、实验所用组件

Basys2 开发板（芯片为 XC3S100E，封装为 CP132） 1 套。

四、实验要求

1. 险象验证与消除（必选）

如果将一位全加器电路的输出 Si 和 Ci 作一次同或运算，见图 1 所示电路， 对应的理论波形和实际波形见图 2 所示。

图 1 一位的全加器

Si Ci

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《数字电路与逻辑设计》实验报告

学生姓名： 学号：

所在班级： F

理论波形

实际波形

图 2 理论波形和实际波形

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《数字电路与逻辑设计》实验报告

学生姓名： 具体要求：

（1）用 Verilog HDL 设计该电路，利用仿真，验证图 1 所示电路存在险象； （2）修改图 1 所示电路，消除险象，再用 Verilog HDL 设计它，利用仿真， 验证修改后的电路不存在险象；

（3）将设计修改后的电路（不存在险象）下载到 Basys2 开发板上，并进行 验证。

2. 脉冲异步计数器（必选）

分析如图 3 所示的脉冲异步计数器电路，完成如下内容： （1）说明该计数器的模是多少？

（2）用 Verilog DHL 实现该脉冲异步计数器（采用结构级描述），将之下 载到 Basys2 开发板中，并进行验证。

学号： 所在班级：

图 3 脉冲异步计数器电路

3．时序逻辑电路的传输（可选）

图 4 为时序逻辑的一种传输电路，它的输入有 2 个，分别为 INPUT 和 CLK、 输出有一个，为 OUT。 电路的传输周期 T=tCO（触发器的延时）+ tDELAY + tSU(触 发器数据建立时间)，如果 CLK 的周期大于或等于 T，则电路传输正常；如果 CLK 的周期小于 T，则触发器可能经历亚稳态，导致电路传输不正常。

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