实验05-寄存器及应用（订正）

实验五 寄存器及其应用

一、实验目的

1．进一步熟悉双稳态触发器的运用。 2．掌握寄存器逻辑功能及使用方法。

3．通过对74LS194（4位双向移位寄存器）的逻辑功能测试掌握其功能及使用方法。 4．利用74LS194双向移位寄存器分别实现环形、扭环形计数器。 5．学会应用中规模集成4位双向移位寄存器。

二、实验任务（建议学时：4学时）

（一）基本实验任务（非电类本科生只做4、5项）

1．验证D触发器构成的4位二进制码寄存器的逻辑功能，掌握电路构成及原理； 2．验证D触发器构成的4位右移寄存器的逻辑功能，掌握电路构成及原理； 3．验证D触发器构成的4位左移寄存器的逻辑功能，掌握电路构成及原理； 4．74LS194双向移位寄存器的逻辑功能测试；

5．用74LS194分别实现环形计数器和扭环形计数器，掌握其逻辑功能及用法。

（二）扩展实验任务（电类本科生2、3项任选一个，非电类本科生只做第1项） 1．利用一片74LS194设计一个4路流水灯控制电路。 2．用两片74LS194设计一个8路流水灯控制电路。

3．利用两片74LS194设计一个能产生如图5-10所示时序的环形脉冲信号发生器。

三、实验原理

寄存器和移位寄存器是数字系统和计算机中常用的基本逻辑单元。寄存器是存放二进制码的电路，由触发器构成（如图5-1所示的4位二进制寄存器）。移位寄存器（又称移存器）不仅能够寄存数码，而且具有移位功能。移位是数字系统和计算机技术中非常重要的一个功能。如二进制数0011乘以2的运算，可以通过将0011左移一位实现；而除以2的运算则可通过右移一位实现。

移位寄存器的分类： 右移寄存器（如图5-2所示） 左移寄存器（如图5-3所示）

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双向移位寄存器（如图5-4所示的74LS194） 循环移位寄存器等。

常用的集成移位寄存器：

74LS164、74LS165、74LS166八位单向移位寄存器； 74LS194为四位双向移位寄存器； 74LS195为四位单向移位寄存器； 74LS198为八位双向移位寄存器。

移位寄存器的应用：

1．实现二进制码的串—并行转换。

在数字系统和计算机系统中，信息在远距离线路上一般采用串行方式传送，而终端的输入或输出往往采用并行方式进行，因此需要对信号进行串—并转换或者并—串转换。按转换方式的不同移位寄存器又可分为：

并入并出型—用于数据寄存；

并入串出型—用于多位数据共信道传输； 串入并出型—用于共信道传输数据接收； 串入串出型—用于数字延迟。 2．构成顺序脉冲信号发生器。

顺序脉冲—是指在每个循环周期内，在时间上按一定的先后顺序排列的脉冲信号。利用顺序脉冲信号可控制多个设备按照规定好的顺序进行工作。在步进电机的驱动控制系统中，可利用移位寄存器产生符合步进电机控制要求的驱动脉冲，以实现对驱动器步矩的细分，达到对步进电机的精确控制。

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（一）基本实验任务

1. 验证D触发器构成的4位二进制码寄存器的逻辑功能，掌握电路构成及原理

图5-1 D触发器构成的4位二进制寄存器

由4个D触发器构成的4位寄存器电路如图5-1所示。D0～D3为并行数输入端，CP为 时钟脉冲输入端，Q0～Q3为并行输出端。

RD＇=0时，4个触发器同时被置0。RD＇=1时，寄存器工作。当时钟上升沿到来时，D0～D3被并行送入4个触发器中，此时Q3 Q2 Q1 Q0= D3 D2 D1 D0。

RD＇=1、CP=0时，寄存器中寄存的4位数保持不变，即Q3 Q2 Q1 Q0的状态保持不变。 2. 验证D触发器构成的4位右移位寄存器的逻辑功能，掌握电路构成及原理

图5-2 D触发器构成的4位右移寄存器

如图5-2所示，4位右移位寄存器由4个D触发器构成，SR端位右移数据输入端，Q3

为右移输出端，CP端为移位脉冲输入端，从左向右依次定义四个触发器分别为FF0、FF1、FF2、FF3。

设开始时Q0(n)~Q3(n)均为0，串行数据输入码为0101，由低位向高位顺序输入。当输入

第一个数码1时（使SR=1），D0=1，D1=Q0(n)=0、D2=Q1(n)=0、D3=Q2(n)=0，在第1个移位脉

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冲CP上升沿的作用下，Q0(n+1)=D0=1，Q1(n+1)=D1=Q0(n)=0，Q2(n+1)=D2= Q1(n)=0、Q3(n+1)=D3= Q2(n)=0，这时寄存器状态为Q3Q2Q1Q0=0001。其效果就是第一个数码1存入FF0，数码向右移了一位，同理FF1、FF2、FF3中的数也依次向右移了一位。

当SR端输入第二个数码0时，在第二个移位脉冲CP的上升沿作用下，第二个数码0存入FF0中，FF0中原来的数码1右移入FF1，Q1=1；同理，Q2=Q3=0。如此，在4个移位脉冲的作用下，4位串行数据1101便全部存入寄存器中。右移情况如表5-1所示。

CP 0 1 2 3 4 表5-1 右移位寄存器状态表 初 态 次 态 串行 数据 Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3 1 0 1 0 0 0 1 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 1 0 0 0 1 0 1 0 0 0 1 0 0 0 0 0 1 3. 验证D触发器构成的4位左移位寄存器的逻辑功能，掌握电路构成及原理

图5-3 D触发器构成的4位左移寄存器

如图5-3所示，由4个D触发器构成的左移位寄存器，SL是左移数据输入端，Q0为左移输出端。其工作原理与右移位寄存器相同，数据的移位过程同学们可以参考右移位寄存器自行分析。左移情况如表5-2所示。 表5-2 左移位寄存器状态表 CP 0 1 2 3 4 初 态 次 态 串行 数据 Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 1 1 0 1 0 0 1 1 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 1 0 1 0 0 1 1 0 0 0 0 1 1 0 0 0 0 1

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