DC综合教程

启动dc的三种方法： DCSH： dc_shell TCL： dc_shell-t //注意：-t前没有空格 图形化界面： design_vision

tip1. 综合主要包括三个阶段：转换(translation)、优化 (optimization)与映射(mapping)。

1. 转换阶段：综合工具将高层语言描述的电路用门级的逻辑来实现，对于 Synopsys 的综合工具 DC 来说，就是使用 gtech.db库中的门级单元来组成 HDL 语言描述的电路，从而构成初始的未优化的电路。

2. 优化与映射：是综合工具对已有的初始电路进行分析，去掉电路中的冗余单元，并对不满足限制条件的路径进行优化， 然后将优化之后的电路映射到由制造商提供的工艺库上。 tip2

DesignWare 是集成在 DC综合环境中的可重用电路的集合

DesignWare 分为 DesignWare Basic 与 DesignWare Foundation，DesignWare Basic 提供基本的电路，DesignWare Foundation提供性能较高的电路结构。如果需要 Foundation的 DesignWare，需要在综合的时候设置synthetic_library3。

tip3 日志文件 Design Analyzer 在启动时自动在启动目录下面创建两个日志文件： command.log 和 view_command.log，用于记录用户在使用 Design Compiler 时所执行的命令以及设置的参数，

在运行过程中同时还产生filenames.log的文件，用于记录 design compiler访问过的目录，包括库、源文件等，filenames.log文件在退出 design compiler 时会被自动删除。启动 dc_shell时则只产生command.log 的日志文件。

tip4

Propagation Delay传播延时

Transition Time转变 延时

Setup Time建立时间

The setup time for a sequential cell is theminimumlength of time the data-inputsignal must remain stable before the active edge of the clock

Hold Time保持时间

The hold time for a sequential cell is the minimum length of time the data-inputsignal must remain stable after the active edge of the clock

脚本：

################################ # Read design file # //

read –format verilog[db、vhdl] file //dcsh的工作模式 read_db file.db //TCL工作模式读取 DB格式 read_verilog file.v //TCL工作模式读取verilog格式 read_vhdl file.vhd //TCL工作模式读取VHDL格式

//设定时钟

create_clock -name \ } { clk }

//输出文件

write -f verilog -out output/count.v //输出网表 write -f ddc -out output/count.ddc//综合数据文件 write_sdf mapped/count.sdf //标准延时文件

//综合

compile -map_effort medium -incremental_mapping

tip6设置设计环境Define the Design Environment

1. Defining the Operating Conditions设置操作环境 查看有哪些操作环境

dc_shell> read_file my_lib.db dc_shell> report_lib my_lib

指定操作环境

dc_shell> set_operating_conditions WCCOM -lib my_lib

2.设置线负载模型 set_wire_load_mode Top/Enclosed/Segmented set_wire_load_model \

3. Modeling the System Interface设置系统接口 The set_drive and set_input_transition Commands：