100MHz等精度频率计设计基于VerilogHDL

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原理图：

原理图仿真： 频率：

占空比：

相位差：

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mySZQLJ ：下载用的顶层文件 test ：仿真用的顶层文件

KEY ：按键模块，用于按键消抖

DFF1 ：D触发器，用于等待被测信号上升沿 PL ：用于产生测试信号

LPM_PLL ：用LPM生成的锁相环，用于倍频 couter32 ：32位计数器

process ：用于选择数据输出及数据计算 MUX ：4选1选择器，选择输出计数器的值 SMG ：驱动4个7段数码管

mySZPLJ 顶层文件

KEY模块

加入按键模块是为了防止按键抖动，同时实现TOGGLE，即按一下开始计数，再按一下计数结束。

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DFF1模块

DFF1模块可以让使能信号和基准信号，被测信号等同上升沿，提高精准度。

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PL模块

PL模块输入100MHz信号，通过程序转换，输出用于测试用的各个信号。

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