数字逻辑电路与系统设计习题答案

Qi QFFiCLK 1D & && & SB SA 12 译码0 12 Qi?1Qi?1Di器 3 图 题解6.13

参照串行累加器示意图（见图），试用4片移位寄存器79194、一个全加器和一个D触发器

设计一个8位累加器，说明累加器的工作过程，画出逻辑图。移位寄存器79194功能表如表所示。

题 解: 8位串行累加器电路如图题解所示。累加器的工作过程为：首先通过清零信号使累加器清零，然后使SASB?11，电路进入置数状态，这时可将第一组数送到并行数据输入端，在CLK脉冲作用下，将数据存入右侧输入寄存器中。其后，使电路改变成右移状态（SASB?01），在连续8个CLK脉冲作用后，输入寄存器中的数据将传递到左侧输出寄存器中。接着可并行输入第2组数据，连续8个CLK移位脉冲作用后，输出寄存器的数据将是前两组数据之和。以此往复，实现累加功能。

SRG4置数移SB位控制SACLKM31C41→/2←0Q1DC1RDSRSRG4M31C41→/2←0}0}0清零RDDSRD0并行输入低4位RR1,4D3,4D3,4D3,4D3,4D2,4DQ0Q1Q2Q3D1D2D3DSLCi-1XiYiD01,4D3,4D3,4D3,4D3,4D2,4DQ0Q1Q2Q3CiD1D2D3DSLFASi并行输出低4位SRG4M31C41→/2←0SRG4M31C41→/2←0}0}0RRDSRD0并行输入高4位1,4D3,4D3,4D3,4D3,4D2,4DDSRQ0Q1Q2Q3D0D1D2D3DSL1,4D3,4D3,4D3,4D3,4D2,4DQ0Q1Q2Q3D1D2D3DSL并行输出高4位串行输出图 题解6.15

试用移位寄存器79194和少量门设计一个能产生序列信号为00001101的移存型序列信号发

生器。移位寄存器79194功能表如表所示。 题 解:

（1）电路按下列状态变换(Q0Q1Q2Q3)：

0000→0001→0011→0110→1101→1010→0100→1000→0000

（2）使74194工作在左移状态(SA＝1，SB＝0)

若考虑自启动，DSL?Q0Q1Q2?Q0Q2Q3 （结果不唯一），电路图如图题解所示。

≥1101CLKCLRDSRD0SBSACQ0D1D2D3DSLSRG474194Q1Q2Q3&&1111

图 题解6.17

试分析图所示电路，画出完整状态转换图，说明这是几进制计数器，能否自启动？移位寄

存器79194功能表如表所示。

题 解: 状态转换图如图题解所示。可见，这是一个能自启动的模7计数器。

Q0Q1Q2Q30000000100101000001110011100011111101111图 题解6.19010011011010011001011011

≥1≥1＝1&Y输出1DC1QFF0CLK输入Q01DC1QFF1Q11DC1QFF2Q2110CLKCLRDSRD0SBSACQ0D1D2D3DSLSRG474194Q1Q2Q3&图 P6.18图 P6.19

习题

若某存储器的容量为1M×4位，则该存储器的地址线、数据线各有多少条？ 题 解：

该存储器的地址线有10条，数据线有2条。

某计算机的内存储器有32位地址线、32位并行数据输入、输出线，求该计算机内存的

最大容量是多少？ 题 解：

该计算机内存的最大容量是2×32位。

已知ROM的数据表如表所示，若将地址输入A3、A2、A1和A0作为3个输入逻辑变量，将

数据输出F3、F2、F1和F0作为函数输出，试写出输出与输入间的逻辑函数式。

表

32

A3A2A1 A0F3F2F1 F00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0

题 解： F3??m(8~15)?A

3F2??m(4~11)?A3A2?A3A2?A3?A2 F1??m(2~5,10~13)?A2A1?A2A1?A2?A1 F1??m(1,2,5,6,9,10,13,14)?A1A0?A1A0?A1?A0

请用容量为1K×4位的Intel2114芯片构成4K×4位的RAM，要求画出电路图。 题 解：