第3部分-计算机程序员（FPGA嵌入式应用） - 3级 - 理论知识复习题练习OO

65. 比较动态验证和静态验证，以下选项不是动态验证的不足的是（ C ） A.

动态验证很难选择激励达到覆盖电路所有功能的目的； B. 动态仿真很耗费时间；

C. 动态验证只限于数字逻辑电路； D.

以上都是。

66. 以下不属于动态验证工具的是（ C ） A. NanoSim B. SPICE C. Primetime D.

ModelSim

67. 以下不是静态验证需要输入的信息的是（ A ） A. 激励信息 B. 电路模型 C. 相关参数 D.

命令

68. 以下属于静态验证工具的是（ C ） A. NanoSim B. SPICE C. Primetime D.

ModelSim

69. 以下属于逻辑综合工具的是（ B ） A. NanoSim B. Design Compiler C. Primetime D.

ModelSim

70. 一个好的综合工具的典型优化策略有（ D ） A. 器件复用 B. 时序重排 C. 状态机重新编译 D.

以上都是

71. 内建自测（BIST）的基本结构包含电路有（ D ） A.

选择器，向量生成器

B. 响应分析器，选择器 C. 被测电路，BIST控制器 D.

以上都是

72.

常用的可测性设计有（ D ） A. 内部扫描测试设计 B. 自动测试矢量生成 C. 边界扫描测试 D.

以上都是

73.

在EDA 工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为（ D ）。??? A. 仿真器 B. 综合器 C. 布局布线器 D.

下载器

74.

以下属于布局布线工具的是（A ） A. Astro B. Design Compiler C. Primetime D.

ModelSim

75.

下列不属于物理验证的分类类别的是（ D ） A. DRC(设计规则检查) B. ERC(电器规则检查)

C. LVS(版图电路图同一性比较) D.

CTS(时钟树综合)

76.

以下不属于参数提取类别的是 （ D ） A. 1-D提取 B. 2-D提取 C. 3-D提取 D.

4-D提取

77.

Xilinx公司定义的FPGA的最基本逻辑单位（ B ） 。 A. LUT B. slice C.

CLB

D.

RAM 78.

下面哪个选项不属于Slice的内部结构（ D ） A. 多路复用器 B. 触发器 C. LUT D.

DCM

79. FPGA的可编程是主要基于（ A ）结构。 A. 查找表（LUT）； B. 与阵列可编程； C. 或阵列可编程； D.

与或阵列可编程；

80. FPGA内的LUT本质上就是一个（ C ） 。 A. 触发器 B. 寄存器 C. RAM D.

以上都不是

81. 在设计中要例化一个硬件乘法器以下方法不能实现的是 C A. CoreGen B. Language Template C. Architeture Wizard D.

原理图方式

82. 当使用CoreGen生成一个乘法器的时候，下面哪个选项属于不可配置的( C) A. 乘法器类型 B. 输出端的符号和位宽

C. 同步复位和时钟使能端的优先级 D.

乘法器的结构组成

83. 下列有关IOB的说法错误的是（ D ） A.

IOB中分开了输入、输出端的时钟及时钟使能信号。 B. IOB中共享了置位和复位信号。 C. IOB中输入口采用了两个DDR寄存器。 D.

IOB中输出口采用了两个DDR寄存器。

84. Xilinx的输入输出块称为（ A ） A. IOB B. LAB C. slice D.

LUT

85.

下面不是单端I/O标准的是（ C ）。 A. LVTTL B. LVMOS C. LVDS D.

GTL

86.

下面不是信号标准的是（ A ） A. GTLP 单端IO标准 B. LDT

C. BLVDS D.

ULVDS

87.

使用数控阻抗DCI的好处是（ D ）。 A.

可以提高信号的完整性，通过消除残端反射。 B. 减少板子布线的复杂度

C. 减少为消除残端反射的外部电阻的数量。D.

以上全部是。

88.

下列有关数控阻抗DCI的说法错误的是（C ）。A. DCI常放置在传输线路的尾端。 B. DCI可消除温度，电压对线路的影响。 C.

DCI将影响信号的完整性，主要是因为产生了残端反射。 D.

电路采用DCI可以减少板子布线的复杂度。

89.

在xilinx中RAM的实现方法有（ D ）。 A. 内嵌块RAM B. 分布式存储器 C. 16位移位寄存器 D.

以上都是

90. 1LUT等于（ B ） 。

A. B. C. D.

91.

8 RAM bits 16 RAM bits 32 RAM bits 64RAM bits

94.

B. C. D.

16,7 16,8 15,7

Virtex-II最多有（ C ）个专用全局时钟复用器。 A. B. C. D.

4 8 16 32

Xilinx的FPGA芯片内部的块RAM可以配置为（ D ） A. B. C. D.

单端口RAM 双端口RAM FIFO 以上都是

95.

在xilinx的FPGA内嵌的DCM模块用来（ A ）。 A. B. C. D.

时钟管理 逻辑设计 信号处理 网络处理

92. Xilinx公司的块RAM资源的结构基本容量（ A ） A. B. C. D.

18Kb 24KB 36KB 64Kb

96.

DCM的主要优点有( D ) A. B. C. D.

实现零时钟偏移 消除时钟分配延迟 实现时钟闭环控制 以上均正确

93. 最新的Virtex II 器件最多可以提供 个全局时钟输入端口和 个数字时钟管理模块。 （ C ） A.

15，8

Verilog HDL

一、 判断题（将判断结果填入括号中。正确的填“√”，错误的填“×”）：

1.

硬件描述语言HDL的发展至今仅仅10多年历史，但成功地应用于设计的各个阶段：建模、仿真、验证和综合等。 2. 3. 4. 5. 6.

（F ）

（F ）

Verilog HDL和VHDL都是用于逻辑设计的硬件描述语言，但只有VHDL语言成为IEEE标准。 Verilog的模块由两部分组成，一部分描述接口，另一部分描述逻辑功能。（T ） Verilog模块的端口定义时不可同时进行I/O说明。 （F ）

Verilog模块的内容包括I/O说明、内部信号声明和功能定义。（ T）

在引用Verilog模块时，必须严格按照模块定义的端口顺序来连接，并且标明原模块定义时规定的端口名。

（F）

7. Verilog HDL中的标识符可以是任意组字母、数字、$符号和_(下划线）符号的组合，但标识符的第一个字符必须是字母或者下划线（T ）

8. 9. 10.

在Verilog HDL语言中有两种形式的注释，“/*....*/”是指注释在本行结束，“//”可以扩展至多行注释。（F ） Verilog HDL中逻辑数值区分大小写，“0x1z”和“0X1Z”不同。

（F ）

在Verilog HDL语言中有三类常量：整型、实数型、字符串型，下划线符号“_”可以随意用在整数或实数中，没有

限制。 11.

（F ）

在Verilog HDL语言中参数型常数经常用于定义延迟时间和变量宽度，在模块或实例引用时，可通过参数传递改变在被引用模块或实例中已定义的参数。 （ F）

12. 13.

在Verilog HDL语言中有两大类数据类型：线网类型、寄存器类型（T ）

在Verilog HDL语言中wire型数据常用来表示以assign关键字指定的组合逻辑信号，Verilog程序模块中输入、输出信号类型默认时自动定义为wire型。

（T）

14. 在Verilog HDL语言中reg型数据常用来表示“always”模块内的指定信号，常代表触发器，在“always”块内，被赋值的信号也可以是wire型数据。

（F）

15. 在Verilog HDL语言中非阻塞赋值符“<=”与小于等于符“<=”意义完全不同，小于等于符是关系运算符，用于比较大小，而非阻塞赋值符用于赋值操作。 （T）

16. 17. 18.

在进行算术运算操作时，如果某一个操作数有不确定的值x，则整个结果为0。（F） 在Verilog HDL语言中“&&”和“|”都属于逻辑运算符。（F）

Verilog HDL语言中的所有关系运算符有着相同的优先级别，关系运算符的优先级别低于算术运算符的优先级别。

（T）

19. 20.

在Verilog HDL语言中条件运算符“?:”属于二目运算符。 （F）

在Verilog HDL语言的位运算符中除了“~”是单目运算符以外，均为二目运算符，即要求运算符两侧各有一个操作数。

（T）

21. 在Verilog HDL位拼接表达式中不允许存在没有指明位数的信号，这是因为在计算拼接信号的位宽的大小时必须知道其中每个信号的位宽。

（T）

22. 23. 24.

在Verilog HDL中有两种移位运算符：“<<”和“>>”，表达式“a>>n”表示将操作数n右移a位。（F） Verilog HDL的缩减运算符运算结果为一位二进制数，与操作数位数无关。 （T）

在电平敏感事件控制中，过程语句一直延迟到条件变为真后才执行，形式为：wait （condition） procedural_statement。（T）

25. 26.

信号跳变沿事件控制中，过程语句的执行，需等到指定事件发生，否则不能继续执行。 （ T）

在Verilog HDL的条件语句中if和else后面可以包含一个内嵌的操作语句，也可以利用begin和end关键词包含多个操作语句。

（T）

27. 28. 29.

在Verilog HDL语言中执行完case分项后的语句，则继续执行下面语句，直到endcase语句。（F） 在Verilog HDL的case语句中必须存在default项。

（F）

在Verilog HDL中repeat语句可以连续执行一条语句n次，格式为：repeat（表达式）语句;，表达式通常为常量表达式。（T ）

30. 31.

Verilog HDL语言的while循环语句包含的语句至少被执行一次。 （F）

在Verilog HDL中for语句的一般形式为：for（表达式1，表达式2，表达式3）语句。

（F）

32. Verilog HDL语言中for循环语句实际上相当于采用while循环语句，但语句更简练。 （ T ）