EDA交通灯课程设计(带有测试平台testbench)精讲

图10 译码模块(yima)仿真图

模块五：分频模块（fenpin）

图11 分频模块(fenpin)rtl图

图12 分频模块(fenpin)仿真图

模块六：顶层模块

图13 本设计整体rtl图

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四、硬件测试

编程下载和硬件测试的步骤如下：

1、 打开下载窗口。选择菜单“Tool“项的”programmer“,便可打开下载窗口。

2、 设置下载电缆。将ByteBlaster电缆的一端与微机的并行口相连，另一端10针插头与装有目标器件的PCB板上的插座相连。并在”Hardware Setup”中设置下载电缆。

3、设置JTAG链。Altera器件基本都支持JTAG在系统编程方式，这种方式简单易行，不需要专门的编程器。

4、选用模式NO.5，分配引脚，并编译后，把生成*.sof文件下载到基于Cyclone型GW48系列FPGA实验箱开发板上，成功查看结果，CLK时钟频率用1Hz，可通过实验箱上“键7”控制Reset全局复位。

五、实验困难问题及解决措施

在实验的过程中，编写主程序的时候，也遇到调试不成功的问题，主要问题如下：①在编写xianshi模块时，最后给输出信号赋值时，使用了进程语句，但是由于敏感列表不全，导致在仿真时其输出信号的值产生错误。解决措施就是通过逐个查看内部信号，由于敏感列表不全，致使有些时刻，最后赋值的进程语句没有启动，从而造成输出结果不全。②在实现绿灯剩余时间小于三秒时开始闪烁功能时，遇到问题。具体表现在yima模块中。开始为了在绿灯状态，使绿灯在高、地电平间变换，所以就尝试使用时钟信号clk的上升沿和下降沿，其中上升沿时，绿灯高电平即亮，下降沿时绿灯熄灭。虽然这种方案在

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modelsim中仿真成功，但是在quartus进行综合出现错误，该综合软件综合不出此寄存器。经过多次试验，使用了clk高低电平触发，不再使用其上升下降沿。③在整个程序中有时在使用IF语句时，会因为考虑不完整造成实验结果出错。因为在IF语句中如果过没有ELSE语句，那么输出将默认保持前一个状态，这样很容易产生错误。

总之经过查阅各种资料，成功的把程序调试了出来。在查阅试验箱说明书的情况下，完成了引脚的选定，并把程序下载到了试验箱里面，完成了实物的演示。

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参考文献

［1］邹彦编.EDA技术与数字系统设计.北京:电子工业出版社.2007.

［2］潘松，黄继业编.EDA技术与VHDL（第二版）.北京:清华大学出版社.2007. ［3］王锁萍编.电子设计自动化教程.成都:电子科技大学出版社.2000.

［4］徐志军,徐光辉编.CPLD/FPGA的开发与应用.北京:电子工业出版社.2002 . ［5］杨旭，刘盾等编.EDA技术基础与实验教程.北京:清华大学出版社.2010.

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