当前位置：首页 > 组成原理课后习题答案
求和
(1) (1)求阶差并对阶
ΔE=Ex-Ey=[Ex]补-[Ey]补=[Ex]补+[-Ey]补=11 011 + 00 100 =11 111 即ΔE为-1，x阶码小，应使Mx右移1位，Ex加1 [x]浮=11 100,1.110101(0) (2) (2)尾数求和
1.110101(0) + 0.010110 0.001011(0) (3) (3)规格化
可见尾数运算结果的符号位与最高位相同，应执行左规格化处理，每左移尾数一次，相应阶码减1，所以结果尾数为0.101100，阶码为11 010 (4) (4)舍入处理 对本题不需要。 (5) 判溢出
阶码两符号位为11，不溢出，故最后结果为 [x]浮+[y]浮=11 010，0.101100 真值为2-110*(0.101100) 求差
(2)尾数求差
1.110101(0) + 1.101010 1.011111(0)
[x]浮－[y]浮=11 100，1.011111
-110
真值为2*-0.100001
10.设数的阶码为3位，尾数6位，用浮点运算方法，计算下列各式 （1）（23 × 13/16）×[24 ×（－9/16）]
-2 3
（2）（2×13/32） ÷ （ 2 ×15/16） 解：(1) Ex = 0011, Mx = 0.110100
Ey = 0100, My = 0.100100 Ez = Ex+Ey = 0111
6
规格化： = 2*0.1110101 Mx*My 0. 1 1 0 1 * 0.1 0 0 1 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 1 1 1 0 1 0 1 (2) (2) Ex = 1110, Mx = 0.011010 Ey = 0011, My = 0.111100
Ez = Ex-Ey = 1110+1101 = 1011 [Mx]补 = 00.011010
[My]补 = 00.111100, [-My]补 = 11.000100
0 0 0 1 1 0 1 0 +[-My] 1 1 0 0 0 1 0 0 1 1 0 1 1 1 1 0 0 1 0 1 1 1 1 0 0 +[My] 0 0 1 1 1 1 0 0 1 1 1 1 1 0 0 0 0.0 1 1 1 1 0 0 0 0 +[My] 0 0 1 1 1 1 0 0 0 0 1 0 1 1 0 0 0.01 0 1 0 1 1 0 0 0
+[-My] 1 1 0 0 0 1 0 0 0 0 0 1 1 1 0 0 0.011 0 0 1 1 1 0 0 0 +[-My] 1 1 0 0 0 1 0 0 1 1 1 1 1 1 0 0 0.0110 1 1 1 1 1 0 0 0 +[My] 0 0 1 1 1 1 0 0 0 0 1 1 0 1 0 0 0.01101 0 1 1 0 1 0 0 0 +[-My] 1 1 0 00 1 0 0 0 0 1 0 1 10 0 -6 0.01101 商 = 0.01101 余数=0.101100*2 11. 某加法器进位链小组信号为C4 C3 C2 C1 ，低位来的进位信号为C0 ，请分另按下述两种方法写出C4 C3 C2 C1 逻辑表达式： （1）串行进位方式 （2）并行进位方式 解：
4位加法器如上图， Ci?AiBi?AiCi?1?BiCi?1?AiBi?(Ai?Bi)Ci?1?AiBi?(Ai?Bi)Ci?1
(1)串行进位方式
C1 = G1+P1C0 其中：G1 = A1B1 P1 = A1⊕B1（A1＋B1也对） C2 = G2+P2C1 G2 = A2B2 P2 = A2⊕B2 C3 = G3+P3C2 G3 = A3B3 P3 = A3⊕B3 C4 = G4+P4C3 G4 = A4B4 P4 = A4⊕B4
(2)并行进位方式
C1 = G1+P1C0
C2 = G2+P2G1+P2P1C0
C3 = G3+P3G2+P3P2G1+P3P2P1C0
C4 = G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0
12. 某机字长16位，使用四位74181组成ALU，设最低位序号标注为第0位，要求： （1）写出第5位的进位信号C5的逻辑表达式。
（2）若用一片74182构成二级组间先行进位，请画出逻辑图。 解：
(1)组成最低四位的74181进位输出为：
C4 = Cn+4 = G+PCn = G+PC0， C0为向第0位进位
其中，G = y3+y2x3+y1x2x3+y0x1x2x3，P = x0x1x2x3，所以 C5 = y4+x4C4
C6 = y5+x5C5 = y5+x5y4+x5x4C4
(2)设标准门延迟时间为T，“与或非”门延迟时间为1.5T，则进位信号C0，由最低位传送至C6需经一个反相器、两级“与或非”门，故产生C0的最长延迟时间为 T+2*1.5T = 4T
(3)最长求和时间应从施加操作数到ALU算起：第一片74181有3级“与或非”门（产生控制参数x0, y0, Cn+4），第二、三片74181共2级反相器和2级“与或非”门（进位链），第四片74181求和逻辑（1级与或非门和1级半加器，设其延迟时间为3T），故总的加法时间为：
t0 = 3*1.5T+2T+2*1.5T+1.5T+3T = 14T
13．现用通用函数发生器和其他门电路组成一个32位字长并采用辅助函数的三级先进位并行加法器，最低位下标为1，最高位下标为32，要求： （1）写出附加进位链的与或逻辑表达式。 （2）设状态寄存器有4位：V（溢出置位）、Z（结果全零置位）、C（进位置位）、S（结果为负置位）、写出它们的逻辑表达式。 解：（略）
14．余3码编码的十进制加法器规则如下：两个一位十进制数的余3码相加，如果无进位，
则从和数中减去3（加上1101）；如结果有进位，则得和数和余3码。试设计余3码编码的十进制加法器单元电路。
解：设余三码编码的两个运算数为Xi和Yi，第一次用二进制加法求和运算的和数为Si’，
进位为Ci+1’，校正后所得的余三码和数为Si，进位为Ci+1，则有： Xi = Xi3Xi2Xi1Xi0 Yi = Yi3Yi2Yi1Yi0
Si’ = Si3’Si2’Si1’Si0’
si3Ci+1si2FAsi1FA+3Vsi0十进校正FAFAsi3'FAXi3 Yi3FAsi2'FAsi1'FAsi0'二进加法Xi2 Yi2Xi1 Yi1Xi0 Yi0
当Ci+ = 1时，Si = Si’+0011 并产生Ci+1 当Ci+ = 0时，Si = Si’+1101
根据以上分析，可画出余三码编码的十 进制加加法器单元电路如图所示。
15．现给定的芯片只有与或非门和非门，请设计一个行波进位加法器，要求进位链传递时间最短，逻辑图只画出4位即可。 解：（略）
16．设计一个带有原码阵列乘法（使用芯片）和原码阵列除法（使用芯片）的定点运算器。 解：（略）
第三章 存储系统
1.设有一个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？
(2) 如果存储器由512K*8位SRAM芯片组成，需要多少片？ (3) 需要多少位地址作芯片选择？
220*328?4M字节解：
(1)
?2*4?8片1024K*32(2)512K*8
(3) 只需1位地址作片选
2．已知某64位机主存采用半导体存储器，其地址码为26位，若使用256K*l6位的DRAM芯片组成该机所允许的最大主存空间，并选用模块板结构形式，问； (1) 若每个模块板为1024K*64位，共需几个模块板? (2) 每个模块板内共有多少DRAM芯片?
(3) 主存共需多少DRAM芯片? CPU如何选择各模块板?
22620*64*64解：(1)2?2?64个模块210206 ?16*648 (2) 每个模块板共有2*2*16片 每个模块要16个DRAM芯片
(3) 主存共需64*16=1024个芯片，CPU可用高6位地址经译码后作为模块板选择信号 3．用16K*8位的DRAM芯片构成64K*32位存储器，要求： (1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS，CPU在1μS内至少要访问一次。试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少?
解：(1)根据题意，存储总容量为64KB，故地址总线需16位。现使用16K*8位DRAM芯片，
共需16片。芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存储器，其组成逻辑图如图所示，其中使用一片2：4译码器。
(2)根据已知条件，CPU在1us内至少访存一次，而整个存储器的平均读/写周期为0.5us， 如果采用集中刷新，有64us的死时间，肯定不行, 如果采用分散刷新，则每1us只能访存一次，也不行, 所以采用异步式刷新方式。
假定16K*1位的DRAM芯片用128*128矩阵存储元构成，刷新时只对128行进行异步方式刷新，则刷新间隔为2ms/128 = 15.625us，可取刷新信号周期15.5us,刷新一遍所用时间＝15.5us×128＝1.98ms
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