实验四++加法器

实验四 加法器

一、实验目的

1. 掌握半加器和全加器的逻辑功能及测试方法。

2. 用中规模集成全加器74LS183构成三位并行加法电路。

二、实验原理

在数字系统中, 经常需要进行算术运算, 逻辑操作及数字大小比较等操作, 实现这些运算功能的电路是加法器。加法器是一种组合逻辑电路, 主要功能是实现二进制数的算术加法运算。

半加器完成两个一位二进制数相加, 而不考虑由低位来的进位。半加器逻辑表达式为

Sn =

AB?ABnnnn?An?Bn

Cn=AnBn

逻辑符号如图4—1所示, AnBn为输入端, Sn为本位和数输出端, Cn为向高位进位输出端, 图4—2为用与门和异或门实现半加器的电路图。

图4—1 图4—2

全加器是带有进位的二进制加法器, 全加器的逻辑表达式为

Sn?ABCnnn?1?ABCnnn?1?ABCnnn?1?ABCnnn?1

逻辑符号如图4—3所示, 它有三个输入端An、Bn、Cn-1，Cn-1为低位来的进位输入端，两个输出端Sn、Cn。实现全加器逻辑功能的方案有多种, 图4—4为用与门、或门及异或门构成的全加器。

中规模集成电路双全加器74LS183内部逻辑图及引脚排列如图4—5(a)、(b)

所示。

实现多位二进制数相加有多种形式电路，其中比较简单的一种电路是采用并行相加，逐位进位的方式。图4—6所示为三位并行加法电路，能进行两个三位二进制数A2、A1、Ao和B2、B1、Bo相加，最低位由于没有来自更低位的进位，故采用半加器，如果把全加器的Cn-1端接地，即可作为半加器使用。作为一种练习，本实验采用异或门和与门作为半加器，并采用74LS183的二个一位全加器分别作为三位加法器中的次高位和最高位。

图4—3 图4—4

(a) (b)

图4—5

74LS183的二个一位全加器分别作为三位加法器中的次高位和最高位。

图4—6

它们的引脚排相同，故只给出74LS 08引脚图，如图4—7所示。

图4—7 图4—8

本实验采用的与门型号为2输入四与门74LS08 或门型号为2输入四或门74LS32 异或门型号为2输入四异或门74LS86

三、实验设备及器件

1、 EEL—08 组件 2、.2 输入四与门74LS08×1 2 输入四或门74LS32×1 2 输入四异或门74LS86×1 双全加器74LS183×1 四、实验内容

1. 分别检查74LS08、74LS32、74LS86的逻辑功能 门的输入端接逻辑开关，输出端接电平指标器。记录之。 2. 用74LS08及74LS86构成一位半加器 参考图4—8连接实验电路。

按表4—1改变输入端状态，测试半加器的逻辑功能。记录之。(此线路保留，下面要用)。

3. 用74LS08、74LS86、及74LS32构成一位全加器。 参考图4—4连接实验电路

按表4—2改变输入端状态，测试全加器的逻辑功能。记录之。 4. 集成全加器74LS183逻辑功能测试

输入端接逻辑开关、输出端接电平指示器，逐个测试两个全加器的逻辑功能。记录之。

5. 三位加法电路

参考图4—9构成三位加法电路

按表4—3改变加数和被加数，记录相加结果。

表4—1 表4—2

输入 Ao 0 0 1 1 五、实验报告

Bo 0 1 0 1 输出 So Co An 0 0 0 0 1 1 1 1 输 入 Bn 0 0 1 1 0 0 1 1 Cn-1 0 1 0 1 0 1 0 1 输 出 Sn Cn 1. 整理半加器、全加器实验结果，总结逻辑功能。

2. 对用74LS08、74LS86及74LS32构成的全加器与集成全加器74LS183进行比较。

3. 讨论三位加法电路实验结果的正确性。 六、预习要求

1. 复习有关加法器部分内容。

2. 能否用其它逻辑门实现半加器和全加器？

3. 本实验三位加法电路是如何实现三位二进制数相加的？ 表4—3 加数 0 0 1 1

1 1 0 1 1 1 1 1 被加数 C2 0 1 1 1 1 0 1 1 0 0 0 1 相加结果 S2 S1 So A2 A1 Ao B2 B1 Bo 图4—9