锁相环论文2

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数，并当计数值到达0时，输出借位脉冲信号dec；为低进行加计数，并当计数值达到预设的K模值时，输出进位脉冲信号inc；

(3)脉冲加减电路则根据进位脉冲信号inc和借位脉冲信号dec在电路输出信号iout中进行脉冲的增加和扣除操作，来调整输出信号的频率；

(4)重复上面的调整过程，当环路进入锁定状态时，异或门鉴相器的输出Ud为一占空比50%的方波，而K变模可逆计数器则周期性地产生进位脉冲输出dec和借位脉冲输出inc，导致脉冲加减电路的输出iout周期性的加入和扣除半个脉冲。

本方案介绍了一种一阶DPLL的设计方法，利用VHDL语言配合XILINX的FPGA，为设计提供了极大的便利和性能保证。DPLL中可逆计数器模值可随意修改，来控制DPLL的跟踪补偿和锁定时间；同时，除N计数器的分频值也可随意改变，使DPLL可跟踪不同中心频率的输入信号，而这些只需在设计中修改几行代码即可完成。另外，设计好的DPLL模块还可作为可重用的IP核，应用于其他设计[11]-[15]。

二、全数字锁相环ADPLL方案二

与此ADPLL相似的系统已在TMS320微单片机上用软件实现。图所示系统由以下功能模块构建而成：

(1)希尔伯特变换鉴相器 (2)一阶数字环路滤波器 (3)波形综合器

如模块图3-2所示，功能块中的算术和逻辑指令在同一时钟控制下运行，这意味着计算各模块输出变量的例行程序周期性的运行。DCO生成同信号I和正交信号Q，将他们提供给希尔伯特变换鉴相器去计算相位误差ud～θe，输出信号经过环路滤波器滤波，完成如下操作：

uf?nT??b0?ud?nT??a1?uf??n?1?? (3-1) 式中，a1和b0是滤波系数，由图中虚线框部分表示的数字环路滤波器滤波完成数学运算。

用软件实现的好处是改变ADPLL系统结构很简单，仅改变少数程序，一阶环路滤波器就可以变成二阶，同样也可以得到三阶PLL[1]。

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u1 cos(ω0t+θe) 希尔伯特变换 相器时钟 ud u2 选择正交 输出 时钟 时钟 I Q 一阶数字环路滤波器 a Mul 加 uf 法 b 器 Mul 1/z cosω0t时钟sinω0tf控制波形综合器DCO

图3-2 全数字pll系统

三、全数字锁相环ADPLL方案三

图3-3是一个全数字一阶环的实现，中心频率为f0，鉴相器采用D触发器，其增益gd=1。θe为高电平时K可逆计数器作加记数，θe为低平时K可逆计数器作减记数。因此，环路锁定无相差时，θe维持半占空比。

θi 除N计数器 D触发器 θe K变模可逆计数器 除N计数器 图3-3 全数字锁相环（一阶）

ca bo 脉冲塞入扣除 除M计数器 θo 可逆计数器相当于一个积分器对相差进行记数，当正计数达到K时给出一个塞入脉冲ca，当负记数达到0时给出一个扣除脉冲bo。当脉冲塞入/扣除电路收到一个ca脉冲，则对f0做一个脉冲的塞入，实际上实现时是对后面的除M记数做了一次除M－1记数，当脉冲塞入/扣除电路收到一个bo脉冲则对f0做一个脉冲的扣除。

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本方案给出了一种新的全数字锁相环结构（一阶结构）。它还可以通过此简单的全数字一阶环的级联来实现高阶环路。这种级联的环路结构实际上是利用了数字电路便于相位运算的特点。它避免了通常的高阶锁相环中较复杂的数字滤波器，实现简单、易于集成。级联全数字高阶环结构同样可以应用于其它定时处理及控制领域[16]-[18]。

四、方案选择

因为有如此众多不同的纯数字鉴相器、环路滤波器和受控制振荡器，因而，可以构建数目巨大的不同的ADPLL系统。在这些不同的类型的系统中，一些像LPLL，一些则像典型的DLPLL，但很多的的ADPLL的功能和LPLL、DPLL基本没什么相同之处，因此，绝对不可能建立一个ADPLL的通用理论。为研究某一特定的ADPLL类型的行为，用户应寻找相应功能块的合适模型，然后试着用传输函数、波特或类似形式得到合理的描述。很多情况下，使用标准工具（如线性控制理论）会失败，因为我们分析的大多数系统都是非线性的。

为说明ADPLL并非毫无希望的工作，并根据实验条件及难易程度，我们研究最流行的ADPLL类型的动态性能。即方案一的设计方法，并在原有的方案基础上稍做了修改。

3.3 设计分工

本课题的研究是由我和黄红同学共同完成的，我们根据模块进行了分工。

3.3.1 模块划分

根据上面的选择方案以及考虑到设计中应有的功能，现将硬件锁相环电路划分为以下三大模块：

鉴相器模块（异或门鉴相器）

数字环路滤波器模块（K变模可逆计数器）

数控振荡器模块（包括加/减脉冲控制器，除N计数器） 全数字锁相环结构框图见下图3-4。

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本地估算信号 数字压控 振荡器 相位校正序列 输入信号 数字鉴相器 相位误差序列 数字滤波器 图3-4 全数字锁相环结构框图

因为最后一个模块的工作量与前两个差不多，故我们将四个模块分为两部分，第一、二模块为第一部分，第三模块为第二部分。经过我们组商量，我负责第二部分，我的搭档黄红同学负责第一部分。

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