基于FPGA的MCU系统设计本科毕业设计

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局，选择逻辑与输入输出功能连接的布线通道进行连线，并产生相应文件（如配置文件与相关报告）。通常可分为如下五个步骤。

转换：将多个设计文件进行转换并合并到一个设计库文件中。

映射：将网表中逻辑门映射成物理元素，即把逻辑设计分割到构成可编程逻辑阵列内的可配置逻辑块与输入输出块及其它资源中的过程。

布局与布线：布局是指从映射取出定义的逻辑和输入输出块，并把它们分配到FPGA内部的物理位置，通常基于某种先进的算法，如最小分割、模拟退火和一般的受力方向张弛等来完成；布线是指利用自动布线软件使用布线资源选择路径试着完成所有的逻辑连接。因最新的设计实现工具是时序驱动的，即在器件的布局布线期间对整个信号通道执行时序分析，因此可以使用约束条件操作布线软件，完成设计规定的性能要求。在布局布线过程中，可同时提取时序信息形成报靠。

时序提取：产生一反标文件，供给后续的时序仿真使用。 配置：产生FPGA配置时的需要的位流文件。

在实现过程中可以进行选项设置。因其支持增量设计，可以使其重复多次布线，且每次布线利用上一次布线信息以使布线更优或达到设计目标。在实现过程中应设置默认配置的下载形式，以使后续位流下载正常。 e）时序分析

在设计实现过程中，在映射后需要对一个设计的实际功能块的延时和估计的布线延时进行时序分析；而在布局布线后，也要对实际布局布线的功能块延时和实际布线延时进行静态时序分析。从某种程序来讲，静态时序分析可以说是整个FPGA设计中最重要的步骤，它允许设计者详尽地分析所有关键路径并得出一个有次序的报告，而且报告中含有其它调试信息，比如每个网络节点的扇出或容性负载等。静态时序分析器可以用来检查设计的逻辑和时序，以便计算各通中性能，识别可靠的踪迹，检测建立和保持时间的配合，时序分析器不要求用户产生输入激励或测试矢量。 f）下载验证

下载是在功能仿真与时序仿真正确的前提下，将综合后形成的位流下载到具体的FPGA芯片中，也叫芯片配置。FPGA设计有两种配置形式：直接由计算机经过专用下载电缆进行配置；由外围配置芯片进行上电时自动配置。因FPGA具有掉电信息丢失的性质，因此可在验证初期使用电缆直接下载位流，如有必要再将烧录配置芯片中。使用电缆下载

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时有多种直载方式，对于Altera公司的FPGA可以选择JTAG方式或Passive Serial方式。因FPGA大多支持IEEE的JTAG标准，所以使用芯片上的JTAG口是常用下载方式。 如图2.2为FPGA的设计流程图。

图2.2

2．4 VHDL概述

1981年，工作小组在美国国防部组织下正式成立，不久提出一种新的硬件描述语言，即VHDL（VHSIC Hardware Description Language，甚高速集成电路硬件描述语言）提出这一语言的目标只是使电路文本化成为标准，目的是为了使文本描述的电路设计能够为其他人所理解，同时也可以作为一种模型语言并能够通过软件进行仿真。

如今，大多数的EDA工具都采用VHDL来作为主要的硬件描述语言，这主要源于VHDL强大的自身功能和特点。下面，来讨论一下VHDL的特点。 a） 具有强大的描述能力

VHDL既可描述系统级电路，也可以描述门级电路；既可以采用行为描述、寄存器传输描述，也可以采用三者的混合描述方式；同时它也支持惯性延迟和传输延迟，可以方便的建立电子系统的模型。VHDL强大的描述功能主要来自于强大的语法结构和丰富的数据

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类型。

b） 具有共享和复用的能力

VHDL采用给予库的设计方法。库中可以存放大量预先设计或者以前项目设计中曾经使用过的模块，这样，设计人员在新项目设计的过程中，可以直接复用这些功能模块从而大大减少了工作量，缩短了开发周期。由于VHDL是一种描述、仿真、综合、优化和布线的标准硬件描述语言，因此它可以使电子系统设计成果在各个公司、团体或者设计人员之间进行交流和共享。

c）具有独立于器件和工艺设计的能力

VHDL允许设计人员生成一个设计并不需要首先选择一个用来实现设计的器件；对于一个相同的设计描述，设计人员实际上可以采用不同的器件结构来实现设计描述的功能。同样，如果设计人员需要对设计进行资源利用和性能方面的优化，这时也不要求设计人员非常熟悉器件的内部结构。

同理，设计人员在进行设计时，往往也不会涉及到与工艺有关的信息。当设计人员对一个设计描述进行完编译、仿真、和综合后，可以通过采用不同的映射工具将设计映射到不同的工艺上去。

d）具有良好的可移植能力

VHDL的可移植能力体现在：对于同一个设计描述，它可以从一个仿真工具移植到另一个仿真工具进行仿真；可以从一个综合工具移植到另一个综合工具进行综合；可以从一个操作平台移植到另一个操作平台执行。VHDL的可移植性源于它是一种标准化的硬件语言，因此同一个设计描述可以被不同的工具所支持。

2．5 Quatus II概述

Quartus II是Altera公司推出的新一代FPGA/CPLD开发软件，适合于大规模复杂的逻辑电路设计。它是Altera公司推出的第四代可编程逻辑器件集成开发环境。Quartus II为设计者提供了从设计输入到器件编程的所有功能。Quartus II设计软件增加了网络编辑功能，提升了调试能力，解决了潜在的设计延迟，为其他EDA工具提供了方便的接口。 Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。 此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便

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地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。

Quatus II软件能使用户大幅缩短开发周期，支持绝大部分Altera公司的FPGA/CPLD，有强大的整套设计及调试工具，是目前使用最广泛的Altera设计软件。