当前位置：首页 > 基于Libero的数字逻辑设计仿真及验证实验报告
3、综合结果
4、第二次仿真结果（综合后）
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5、第三次仿真结果（布局布线后）
出信号有延迟，延迟时间约为6.8ns，出现了竞争冒险。
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4、基本门电路、组合电路和时序电路的程序烧录及验证
一、实验目的
1、熟悉利用EDA工具进行设计及仿真的流程。
2、熟悉实验箱的使用和程序下载（烧录）及测试的方法。
二、实验环境及仪器
1、Libero仿真软件。
2、DIGILOGIC-2011数字逻辑及系统实验箱。
3、Actel Proasic3 A3P030 FPGA核心板及Flash Pro4烧录器。
三、实验内容
1、新建一个工程文件，将前面已经设计好的74HC00、74HC02、74HC04、74HC08、74HC32、74HC86实例文件导入，在SmartDesign窗口分别添加这6个模块，完成相应连线。按实验指导书P175的附录B.3中所列引脚对应表来分配引脚，最后通过烧录器烧录至FPGA核心板上。按分配的引脚连线，实测相应功能并记录结果。详细步骤请参考教材及实验指导书的相关内容。
2、新建一个工程文件，将前面已经设计好的74HC148、74HC138、74HC153、74HC85、74HC283实例文件导入，在SmartDesign窗口分别添加这5个模块，完成相应连线。按实验指导书P176的附录B.4中所列引脚对应表来分配引脚，最后通过烧录器烧录至FPGA核心板上。按分配的引脚连线，实测相应功能并记录结果。详细步骤请参考教材及实验指导书的相关内容。
3、新建一个工程文件，将前面已经设计好的74HC4511实例文件导入，在SmartDesign窗口添加这1个模块，完成相应连线。按实验指导书P173的附录B.2中所列引脚对应表来分配引脚，最后通过烧录器烧录至FPGA核心板上。按分配的引脚连线，实测相应功能并记录结果。详细步骤请参考教材及实验指导书的相关内容。
4、新建一个工程文件，将前面已经设计好的74HC74、74HC112、74HC194、74HC161实例文件导入，在SmartDesign窗口分别添加这4个模块，完成相应连线。按实验指导书P178的附录B.5中所列引脚对应表来分配引脚，最后通过烧录器烧录至FPGA核心板上。按分配的引脚连线，实测相应功能并记录结果。详细步骤请参考教材及实验指导书的相关内容。
四、实验结果和数据处理
表4-1 74HC00输入输出状态
输入端 A B LED 输出端Y 逻辑状态 26
输入端 A 0 0 1 1 B 0 1 0 1 LED 亮 亮 亮 灭 输出端Y 逻辑状态 1 1 1 0
表4-2 74HC02输入输出状态
输入端 A 0 0 1 1 B 0 1 0 1 LED 亮 灭 灭 灭 输出端Y 逻辑状态 1 0 0 0
表4-3 74HC04输入输出状态
输入端 A 0 1 LED 亮 灭 输出端Y 逻辑状态 1 0
表4-4 74HC08输入输出状态
输入端 A 0 0 1 1 B 0 1 0 1 LED 灭 灭 灭 亮 输出端Y 逻辑状态 0 0 0 1
表4-5 74HC32输入输出状态
输入端 A 0 0 1 1 B 0 1 0 1 LED 灭 亮 亮 亮 输出端Y 逻辑状态 0 1 1 1
表4-6 74HC86输入输出状态
输入端 输出端Y 27
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