基于Libero的数字逻辑设计仿真及验证实验报告

HC00 u(a, b, y); initial begin

a = 4'b0000;b = 4'b0001; #10 b = b<<1; #10 b = b<<1; #10 b = b<<1;

a = 4'b1111;b = 4'b0001; #10 b = b<<1; #10 b = b<<1; #10 b = b<<1; end endmodule

//74HC32代码-或 //74HC32.v

module HC32(A, B, Y);

input [3:0] A, B; output [3:0]Y; assign Y = A|B; endmodule

//74HC32测试平台代码 // test_32.v

`timescale 1ns/1ns module test_32; reg [3:0] a,b,c; wire [3:0] y; HC02 u(a, b, y); initial begin

a = 4'b1111;c = 4'b0001; b = ~c;c = c<<1; #10 b = ~c;c = c<<1; #10 b = ~c;c = c<<1; #10 b = ~c;

a = 4'b0000;c = 4'b0001;

b = ~c;c = c<<1; #10 b = ~c;c = c<<1; #10 b = ~c;c = c<<1; #10 b = ~c; end endmodule

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//74HC86代码-异或 module HC86(A, B, Y);

input [3:0] A, B; output [3:0]Y; assign Y = A^B; endmodule

//74HC86测试平台代码 // test_86.v

`timescale 1ns/1ns module test_86; reg [3:0] a, b; wire [3:0] y; HC86 u (a, b, y); initial begin

a = 4'b0000;b = 4'b0001; #10 b = b<<1; #10 b = b<<1; #10 b = b<<1;

#10

a = 4'b1111;b = 4'b0001; #10 b = b<<1; #10 b = b<<1; #10 b = b<<1; end endmodule

2、第一次仿真结果（任选一个门，请注明，插入截图，下同）。（将波形窗口背景．．．．．．．．．．．．．．．．．设为白色，调整窗口至合适大小，使波形能完整显示，对窗口截图。后面实验中的仿真．．．．使用相同方法处理）

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3、综合结果（截图）。（将相关窗口调至合适大小，使RTL图能完整显示，对窗口．．截图，后面实验中的综合使用相同方法处理）

4、第二次仿真结果（综合后）（截图）。回答输出信号是否有延迟，延迟时间约为．．多少？

输出信号有延迟，延迟时间约为0.3ns

5、第三次仿真结果（布局布线后）（截图）。回答输出信号是否有延迟，延迟时间．．

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约为多少？分析是否有出现竞争冒险。

输出信号有延迟，延迟时间约为3ns,没有出现竞争冒险。

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