数字秒表课程设计报告

河南农业大学

课 程 设 计 报 告

题 目： 课 程： 专业班级： 学生姓名： 学 号： 完成日期： 电子秒表 《EDA技术》课程设计 电信07级 2 班

2010-6-15

机电工程学院

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目 录

摘要…………………………………………………………………1 1概述………………………………………………………………1 1.1课程设计目的………………………………………………1 1.2课程设计内容…………………………1

1.3课程设计原理………………………………………………2 2设计过程……………………2 2.1分频器……………………2

2.2十进制计数器………………………………………………3 2.3六进制计数器………………………………………………4 2.4与门………………………………………………5 2.5顶层设计模块…………………………………………5 3系统仿真………………………………………………6 3.1 时序仿真……………………………………………6 3.2 电路功能验证………………………………………7 3.3 问题分析……………………………………………8 4心得体会………………………………………………9 参考文献………………………………………………10 附录1：源程序清单……………………………………11

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摘要

数字秒表是日常生活中比较常见的电子产品，其设计也是EDA技术中最基本的设计实验之一。秒表的逻辑结构较简单，它主要由分频器、十进制计数器、6进制计数器、或门、报警器和显示译码器、LED灯等组成。整个秒表还需有一个启动信号和一个归零信号，以便秒表能随意停止及启动，还有一个驱动扬声器的信号，这个信号的频率不要太大，也不要太小，我选择1024hz。秒有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，这样便与同显示译码器的连接。且当计时达60分钟后，报警器报警10声，LED灯亮十下。

设计好顶层原理图后，需要用VHDL语言对各个模块进行行为描述，完成对各模块的设计。这应该属于自定向下，模块化的设计方法。

11.1课程设计目的

1）了解各种PLD器件的基本结构，掌握QUARTUSII的使用方法，用图形输入法和VHDL完成规定的基本练习题，在此基础上完成一个数字系统设计题的设计、仿真、下载（FPGA实现）。

2）通过课程设计使学生能熟练掌握一种EDA软件（QUARTUSII）的使用方法，能熟练进行设计输入、编译、管脚分配、下载等过程。

3）使学生能利用EDA软件（QUARTUSII）进行至少一个电子技术综合问题的设计（内容可由老师指定或自由选择），设计输入可采用图形输入法或VHDL硬件描述语言输入法。

4）使学生初步具有分析、寻找和排除电子电路中常见故障的能力。 1.2课程设计内容

使用VHDL语言描述一个秒表电路，利用QuantusII软件进行源程序设计，编译，仿真，最后形成下载文件下载至装有FPGA芯片的实验箱，进行硬件测试，要求实现秒表功能。

1.3课程设计原理

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概述

秒表的逻辑结构较简单，它主要由、显示译码器、分频器、十进制计数器和6进制计数器组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个归零信号，以便秒表能随意停止及启动。秒有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，这样便与同显示译码器（七段数码管驱动译码器）的连接，当计时达60分钟后，蜂鸣器鸣响10声。四个10进制计数器：用来分别对百分之一秒、十分之一秒、秒和分进行计数；两个6进制计数器：用来分别对十秒和十分进行计数；分频器：用来产生100HZ计时脉冲；显示译码器：完成对显示的控制。选定实验箱产生的频率送入分频器，输出100Hz频率，驱动显示百分秒的十进制计数器，此计数器进位端接显示时分秒的十进制计数器。依次接下去，分别是秒，十秒，分，十分。最后设计一个驱动蜂鸣器的模块。

22.1模块1——分频器

要驱动最小的时间单位百分秒需要一百赫兹的频率，而实验箱不提供这个频率，所以需要一个分频器来提供。分频器原理：输入一个较高的频率，我用的是3MHz的脉冲，使得每输入30000个脉冲输出一个脉冲，这样输出端口就提供一个100Hz的频率。

部分源程序及说明： LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY CLKGEN IS

PORT (CLK: IN STD_LOGIC; NEWCLK:OUT STD_LOGIC); END ENTITY CLKGEN;

ARCHITECTURE ATR OF CLKGEN IS

SIGNAL CNTER: INTEGER RANGE 0 TO 29999; BEGIN

PROCESS(CLK)IS BEGIN

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设计过程