小梅哥FPGA学习笔记之Quartus II 15.0中仿真DDR2 IP核

小梅哥FPGA学习笔记之Quartus II 15.0中仿真DDR2 IP核

虽然近期用不上DDR2的控制器，但是昨天成功仿真Altera 三速以太网IP核又确实让我兴奋了一把，趁着这个兴奋劲儿，再一举拿下DDR2的IP核仿真。

仿真还是在Altera 最新的开发套件Quartus II 15.0中进行。首先创建工程，我将工程命名为DDR2_SIM，器件选择我比较熟悉的EP4CE10F17C8，仿真工具选择modelsim – altera ，语言为Verilog。最后，整个工程建立完毕后的Summary如下图所示：

工程创建好后，在右侧的IPCatlog中，搜索栏处输入DDR2，然后在搜索结果中选择DDR2 SDRAM Controller with ALTMEMPHY，如下图所示：

双击DDR2 SDRAM Controller with ALTMEMPHY，会弹出如下所示的对话框：

将该IP命名为DDR2，语言选择Verilog，然后点击OK，就会开始加载参数设置对话框，整个加载过程大约需要等待20到30秒左右才会弹出GUI界面，请大家耐心等待。弹出的GUI 界面如下所示：

很遗憾，整个界面还是显示不全，上半部分无法看到，也无法拖动窗口，原本右下侧的finish和cancel按钮也没有显露出来，这个问题我从使用Quartus II11.0的时候就发现了（没有用过10.x版本，据说是从10.x版本开始出现这个问题的），到了Quartus II 15.0中这个问题依然没有得到解决，还是希望Altera能够尽快修复这个Bug。

虽然界面默认没有完全显示，但是我们还是有办法来让他显示的。如果你不需要移动这个配置窗口的位置，或者说对界面最上方未显示的部分内容已知或者不关心（实际我们也真的不用去关心）那么简单的解决方法就是单击系统右下角的显示桌面按钮（win7），然后再在任务栏中点击该配置界面，就能够成功加载右下角的finish和cancel按钮了，但是界面上半部分依旧无法看到。如下图所示：

但是此时依旧无法看到上半部分，终极解决方案就是， 第一步：打开这个配置界面的GUI

第二步：设置电脑屏幕分辨率为最小值（我是这么做的，不清楚设置其他分辨率是否也能奏效） 第三步：将屏幕分辨率修改回正常值。这时候再看，整个界面就能够正常显示了，如下图：

拖着右侧的进度条往下划就能看到finish和cancel按钮了。同时页面最上方的内容也能看到了。 这里我们在Memory选项卡中，设置速度等级（Speed Grade）为8，与实际芯片保持一致。Memory Presets为“Micron MT47H32M16-5E “，如下图所示：