数字系统设计(智力竞赛抢答器Verilog HDL建模)

);

.xuanshou_hao(xuanshou_hao), .xuanshou_led(xuanshou_led)

initial begin qiangda<=5'b00001; start<=1; stop<=0;

clear<=0; $display(\ end initial begin clk = 0; forever

#10 clk = ~clk; //产生50MHz 的时钟

end endmodule

4.2 仿真分析

在Modelsim下我们输入抢答信号qiangda<=5b'00001以后得到的仿真波形图如下：

图十四：仿真波形图

我们修改抢答信号以后再进行波形仿真，仿真结果和预想的一样，当我们将仿真信号qiangda<=5'b0010后，输出信号xuanshou_led也变为00100，对应的xuanshou_hao变为0011为三号。我们得知仿真结果正确。

图十五：修改抢答信号以后的仿真图

然后我们修改清零信号clear为1，即有效，通过仿真我们可以得到我们预想的波形图如下：

图十六：修改清零信号输出波形图

系统时钟通过一下代码产生：

begin clk = 0; forever

#10 clk = ~clk; //产生50MHz 的时钟

end endmodule

通过仿真我们可以观测到一下波形图：

图十七：时钟波形

五、结果分析与结论

从建立各个模块到模块综合再到整个系统综合，通过仿真我们发现我们设计之中存在的一些问题，通过系统仿真我们发现抢答模块在抢答信号发生以后通过锁存模块能够将信号送给LED等和数码管并且显示正确的数字和波形。通过测试文件我们能够得到正确的时钟信号，仿真波形没有太大的问题，可以下载到FPGA了。

六、设计心得

1、在抢答鉴别电路设计中，A、B、C、D、E五组抢答，理论上应该有32种可能情况，但实际上由于芯片反应速度快到一定程度时，两组以上同时抢答成功的可能性非常不，因此我们可设计成只有五种情况，这大大简化了电路的设计复杂性。

2、通过本次合成设计，我们又一遍熟悉了Verilog HDL语言进行建模，并且通过实际操作学会了怎么使用Quartus和Modelsim这两个平台来完成一个完整的课程设计。以及对基于FPGA的系统开发流程有了一个整体认识，在今后的学习中我们将会很好的利用这两个平台。

七、参考文献

[1].王金明，《数字系统设计与Verilog HDL》（第三版）.北京：电子工业出版社，2009 [2].潘松，黄继业.《EDA技术实用教程》（第二版）.北京：科学出版社，2005 [3].焦素敏.《EDA应用技术》.北京：清华大学出版社，2002

[4].高吉祥，《电子技术基础实验与课程设计》.北京：电子工业出版社，2001 [5].曾繁态，等.《EDA工程概论》.北京：清华大学出版社，2003

致 谢

从接受我们上数字系统设计与Verilog HDL这们课程开始我们就得到了胡文静老师的精心的指导和热情的帮助。在课程设计过程通过我们整个组的共同努力和老师耐心的指导才得以完成，在最后的测试检查阶段老师在百忙之中抽出时间为我们进行指导，这样使得我们能够顺利的完成这次课程设计工作，在短暂的几个月的相处时间里，老师渊博的知识，敏锐的思路和实事求是的工作作风给我留下了深刻的印象，这将使得我终身受益，谨此向老师表示衷心的感谢和崇高的敬意。

同时也有同班的很多好心同学的热情帮助，给我们组的课程设计提出了很多很好的建议在此一并感谢。