数字系统设计(智力竞赛抢答器Verilog HDL建模)

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课程设计报告

课程名称 现代数字系统设计

模

设计题目 智力竞赛抢答器Verilog HDL建 系 别 班 级 学生姓名 学 号 任课教师

机械与电子工程系

完成时间

南湖学院教务办

目录 一、设计任务与要求 ............................................................................................. 1 二、方案设计与论证 ............................................................................................. 1 2.1方案论证 ........................................................................................................ 1 2.2 综合分析 ....................................................................................................... 3 三、模块设计及程序清单 ..................................................................................... 4 3.1 抢答模块 ....................................................................................................... 4 3.2 锁存模块 ....................................................................................................... 5 3.3 计数模块 ....................................................................................................... 7 3.4 声音警报模块 ............................................................................................... 9 3.5 声音信号产生模块...................................................................................... 11 四、仿真过程与仿真结果 ................................................................................... 12 4.1 仿真过程 ..................................................................................................... 12 4.2 仿真分析 ..................................................................................................... 14 五、结果分析与结论 ........................................................................................... 16 六、设计心得 ....................................................................................................... 16 七、参考文献 ....................................................................................................... 16 致 谢 ................................................................................................................ 17

设计任务

起至日期： 第17周周一~第19周周一 设计题目： 智力竞赛抢答器Verilog HDL建模 1、 5组参赛者进行抢答； 2、当抢先者按下按钮时，抢答器能准确判断，并以声、光标志（模拟）。要求声响、光亮时间为3s后自动结束； 3、抢答器应具有互锁功能，某组抢答后能自动封锁其他各组进行抢答； 4、具有限时功能，分5s、10s、15s三档时间，时间到自动设计要求： 发出声响，且计时时间通过数码管显示（以7段译码输出、动态扫描方式）； 5、犯规、违章警告信号（如主持人未说“开始抢答”，抢答者按下按钮），以指示灯闪烁标志； 6、系统具有一个总复位开关； 7、用Verilog HDL对此抢答器进行建模，并在Modelsim SE或Quartus II平台进行仿真测试，给出仿真结果。