用veriloghdl设计的4位频率计

简单4位数字频率计设计

一、 设计要求

（1）、利用Verilog HDL语言行为描述方法，设计一个简单的4位数字频率计； （2）、要求输入标准时钟信号频率为1MHz，系统可计数频率范围为1Hz~9999Hz； （3）、系统具有复位信号，且当计数频率发生溢出时能够给出指示信号，计数的频率通过4个共阴数码管进行显示（动态扫描显示）。

二、 系统结构框图

FLOW_UPLOAD测试信号signal复位信号RESETFLOW_UPDOUT[10:0]信号处理模块COUNTER_CL显示控制计数模块COUT[15:0]R模块GATED_CLKCLK4位数字频率计系统结构框图

根据设计要求，输入系统的标准时钟信号要先经过分频后得到一个周期为2s占空比50%的信号，用来对输入信号采样，得到采样信号GATED_CLK；为了能够控制计数模块对采样的信号进行正常计数及保存计数后的频率，这要求，要在计数器刚好完成计数后立即将数据输出给显示部分进行显示，并且要为下次计数做好准备，因此数据信号处理部分还要有产生控制计数器的两个信号LOAD和COUNTER_CLR，LOAD信号控制计数完成后的数据及时输出给显示，COUNTER_CLR信号控制计数器清零；计数模块就是完成对采样信号的计数，并当计数发生溢出时产生溢出信号FLOW_UP；显示控制模块要完成将计数模块输入的信号进行译码显示。

三、 信号描述

测试信号采样原理：

Gated signal width=1sAND gatecounterSignal for testTo display1sSignal for testGATED_CLK、LOAD、COUNTER_CLR信号的关系：

GATED_CLKLOADCOUNTER_CLR

程序中用到的信号变量： FREQUENCY_COUNTROL_BLOCK FREQUENCY_COUNTER_BLOCK GATED_CLK LOAD COUNTER_CLR CLK_IN SIGNAL_TEST RESET 采样信号 控制计数器信号 清零计数器信号 标准时钟信号 测试信号 复位信号 四、 Verilog程序

COUT FLOW_UP CLOCK_IN LOAD COUNTER_CLR RESET 计数输出信号 计数溢出信号 计数器时钟信号 控制计数输出 清零计数信号 复位信号 FREQUENCY_DISPLY_BLOCK DOUT CDIN DCLK_IN RESET 输出到数码管 计数输入信号 标准时钟信号 复位信号 各子模块verilog程序：

（1）信号处理模块_verilog： module

FREQUENCY_COUNTROL_BLOCK(GATED_CLK,LOAD,COUNTER_CLR,CLK_IN,SIGNAL_TEST,RESET); output GATED_CLK; output LOAD;

output COUNTER_CLR; input CLK_IN;

input SIGNAL_TEST; input RESET; reg LOAD;

reg COUNTER_CLR;

reg DIVIDE_CLK; reg[19:0] cn; reg A1,A2;

ATED_CLK(gated_clk),.LOAD(load),.COUNTER_CLR(counter_clr),.CLK_IN(CLK),.SIGNAL_TEST(TEST_CLK_IN),.RESET(RESET)); FREQUENCY_COUNTER_BLOCK

u2(.COUT(cout_cdin),.FLOW_UP(FLOW_UP),.CLOCK_IN(gated_clk),.RESET(RESET),.LOAD(load),.COUNTER_CLR(counter_clr)); FREQUENCY_DISPLY_BLOCK

u3(.DOUT(DOUT),.DCLK_IN(CLK),.RESET(RESET),.CDIN(cout_cdin)); endmodule

五、 仿真结果分析

仿真结果如图所示，输入标准时钟频率为1MHz，经过分频后变成频率为的信号，将其与测试信号相与得到采样信号GATED_CLK，同时利用测试信号和的分频信号可以产生LOAD信号和COUNTER_CLR信号，它们和采样信号的关系在图上可以清楚的看出。图中测试信号频率为2500Hz，16进制表示为09C4。Dout信号为要输入4个共阴数码管的信号，其高四位为片选控制，低七位为经译码后输入到数码管的信号。

以下为综合后的顶层电路和各子电路图： （a）顶层模块综合后的电路

（b）FREQUENCY_COUNTROL_BLOCK模块综合后的电路

（c）FREQUENCY_COUNTER_BLOCK模块综合后的电路

（d）FREQUENCY_DISPLY_BLOCK模块综合后的电路