Verilog HDL语言 四位数字频率计 课程设计

课程设计说明书

1、设计目的和要求

1、设计一个4位十进制数字频率计。

2、测量范围1~9999Hz，采用4位数码管显示，有溢出指示。 3、量程有1KHz，1MHz两档，用LED灯指示。

4、读数大于9999时，频率计处于超量程状态，发出溢出指示，下次量程，量程自动增大一档。

5、读数小时，频率计处于前量程状态，下次测量，量程自动减小一档。 6、采用记忆显示方式，在计数与显示电路中间加以锁存电路，每次计数结束，将计数结果送锁存器锁存，并保持到下一个计数结束。

2、设计原理

1、基本原理

频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求sysclk能产生一个1s脉宽的周期信号，并对频率计的每一个计数器cntp的使能端进行同步控制。当clK_cnt高电平时允许计数，并保持其所计的数。在停止计数期间，首先需要一个锁存信号将计数器在前1s的计数值锁存进锁存器reg中，并由外部的7段译码器译出并稳定显示。原理图如图1-1

基准信号 被测信号 分频模块 脉冲形成模块 计数模块 量程切换模块 清零 控制模块 使能 锁存 译码模块 图1-1

2、模块原理

根据数字频率计的基本原理，本文设计方案的基本思想是分为五个模块来实

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现其功能，即整个数字频率计系统分为分频模块、控制模块、计数模块、译码模块和量程自动切换模块等几个单元，并且分别用VHDL对其进行编程，实现了闸门控制信号、计数电路、锁存电路、显示电路等。

3、设计内容

1、分频模块

由于晶体振荡器提供的为50MHz的时钟，而在整个频率计里将用到周期为2s，半个周期为1s的闸门信号，所以我们在此模块先分频产生0.5Hz的分频信号。 always@(posedge sysclk) begin

if(cnt==26’b10_1111_1010_1111_0000_1000_0000)

begin clk_cnt<=~clk_cnt;cnt<=0;end

else

begin cnt<=cnt+1;end

end

二进制的26’b10_1111_1010_1111_0000_1000_0000，即为十进制的50x10^7，由程序中的clk_cnt<=~clk_cnt;cnt<=0;得知会产生我们想要的周期为2s的clk_int信号。仿真结果如图1-2.

图1-2

2、 4位十进制计数器模块

4位十进制计数器模块包含4位十进制的计数器，用来对施加到时钟脉冲输入端的待测信号产生的脉冲进行计数，十进制计数器具有清零控制和进位扩展输出的功能。

always@(posedge clkint) begin

if(clk_cnt) begin

if(cntp1==’b1001)

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begin cntp1<=’b0000; cntp2<=cntp2+1;

if(cntp2==’b1001)

begin cntp2<=’b0000; cntp3<=cntp3+1;

if(cntp3==’b1001)

begin cntp3<=’b0000; cntp4<=cntp4+1;

if(cntp4==’b1001)

begin cntp4<=’b0000; led=1;

本程序采用的是以累加的方法结合巧妙地if语句进行四重循环，实现四位十进制不同的高低级别，实现计数。一位十进制原理图仿真如图1-3。

图1-3

四位十进制原理图仿真如图1-4。

图1-4

3、锁存模块

如果计数器输出直接与译码器相连接，那么在计数过程中输出端则随输入脉冲数的增加而不断跳变，那么显示数码管则也会不断闪烁跳变，让人不能看到稳定的输出，设锁存器后，则不再跳变，便可清晰读出计数结果。其生成的功能模块如图所示：

if(cntp1!=’b0000|cntp2!=’b0000|cntp3!=’b0000|cntp4!=’b0000) begin

cntq1<=cntp1;cntq2<=cntp2;cntq3<=cntp3;cntq4<=cntp4; cntp1<='b0000;cntp2<=’b0000;cntp3<=’b0000;cntp4<=’b0000;

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4、动态扫描模块

本设计采用扫描方式来实现LED数码管动态显示，控制好数码管之间的延迟时间相当重要。根据人眼视觉暂留原理，LED数码管每秒导通16次以上，人眼就无法LED数码管短暂的不亮，认为是一直点亮的（其实LED数码管是以一定频率在闪动的）。但是，延时（导通频率）也不是越小越好，因为LED数码管达到一定亮度需要一定时间。如果延时控制的不好则会出现闪动，或者亮度不够，根据经验，延时0.005S可以达到满意的效果。另外，显示的字符有变化时，可在延时到达后送一个地电平（共阴极数码管）LED数码管先短暂熄灭，再显示一个字符，可使在视觉上字符的变化更清楚。 begin

case(cnt[14:13])

'b00:begin scan<=’b00000001;dat<=cntq1; end 'b01:begin scan<=’b00000010;dat<=cntq2; end 'b10:begin scan<=’b00000100;dat<=cntq3; end 'b11:begin scan<=’b00001000;dat<=cntq4; end default:begin scan<=’bx;dat<=’bx; end

5、译码模块

译码模块是对计数出的数进行译码显示出来。 endcase

case(dat[3:0])

4’b0000:begin seg7*6:0+=7’b1111110:end 4’b0001:seg7*6:0+=7’b0110000; 4’b0010:seg7*6:0+=7’b1101101; 4’b0011:seg7*6:0+=7’b1111001; 4’b0100:seg7*6:0+=7’b0110011; 4’b0101:seg7*6:0+=7’b1011011; 4’b0110:seg7*6:0+=7’b1011111; 4’b0111:seg7*6:0+=7’b1110000; 4’b1000:seg7*6:0+=7’b1111111; 4’b1001:seg7*6:0+=7’b1111011; default:seg7*6:0+=’bX;

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