vhdl基础复习题

用集成电路)、全用户定制电路(又称为专用集成电路和半用户定制电路三种类型。

46、可编程逻辑器件PLD属于半用户定制电路。

47、利用EDA工具，设计者只需用_硬件描述语言来完成对系统功能的描述，然后由计算机软件自动完成设计处理，得到PLD设计结果。 48、

基于EDA技术的设计中，通常有两种设计思路，一种是自顶向下的设计思路，一种是自底向上的设计思路。 49、 IP核分为硬核、固核和软核三种类型。

50、 数字器件经历了从SSI、MSI、LSI到VLSI，直到现在的SOC。 51、 数字系统的实现主要可选择两类器件，一类是可编程逻辑器件（PLD），另

一类是专用集成电路（ASIC）。

52、 基于FPGA/CPLD器件的数字系统设计主要包括设计输入、综合FPGA/CPLD器件适配、仿真和编程下载等步骤。

53、 设计输入有多种表达方式，最常用的是原理图方式和HDL文本方式两种。 54、原理图设计应输入源文件、然后创建工程、对设计进行编译，之后进行波形仿真。

55、在QuartusII创建工程要设定有关内容如工程名、目标器件、选用的综合器和仿真器等。

56、在QuartusII中进行波形仿真需进行如下步骤：打开波形编辑器、输入信号节点、编辑输入信号波形、仿真器参数设置和观察仿真结果。

57、SPLD（简单的可编程逻辑器件）包括PROM、PLA、PAL和GAL四类器件。 58、 HDPLD（高密度可编程逻辑器件）主要包括CPLD和FPGA两类器件。 59、PLD器件按照可以编程的次数可以分为一次性编程器件和可多次编程器件两类。

四、选择题

1、 LIBRARY ___A____;

USE IEEE.STD_LOGIC_1164.ALL; A. IEEE B. STD C.WORK 2、ENTITY counter IS

PORT( Clk : IN STD_LOGIC;

Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0)); END ___B___________;

A. counter23 B. counter C. work 3、ENTITY counter IS

PORT( Clk : IN STD_LOGIC;

Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0)); ?????.

ARCHITECTURE a OF __B______ IS A. counter23 B. counter C. work 4、ARCHITECTURE a OF mux4 IS BEGIN

??????? END ___A___；

A.. a B. b C. c 5、LIBRARY IEEE;

USE IEEE.______A_____.ALL;

A. STD_LOGIC_1164 B. IEEE_LOGIC_1164 C. WORK_LOGIC_1164 6、下列是一个四选一的数据选择器的实体，S，A，B，C，D是输入端，Y是输出端

ENTITY multi_4v IS

PORT(S :__A____ STD_LOGIC_VECTOR (1 DOWNTO 0); A,B,C,D :___A___ STD_LOGIC; Y :__B_____ STD_LOGIC );

END multi_4v;

A. IN B . OUT C. BUFFER

7、下面是一个计数器的实体，clk是输入端，q是输出端 ENTITY countclr IS

PORT(clk :__A_____ STD_LOGIC;

q :____C_____ STD_LOGIC_VECTOR(7 DOWNTO 0)); END countclr;

ARCHITECTURE one OF countclr IS BEGIN

??????

A. IN B. OUT C. BUFFER

8、ARCHITECTURE one OF multi_4v IS _B_______

??..

END one;

A. IN B. BEGIN C. END 9、PROCESS(clk)

VARIABLE qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0); ___C______

IF clk'event AND clk='1' THEN ??????. END PROCESS;

A. IN B. END C. BEGIN

10、CASE D IS

WHEN 0__A____ S___C____\ --0 A. => B. >= C. <=

11、IF clr='0' THEN qtmp:=\ ELSE qtmp:=qtmp+1; ____B____;

A. END PROCESS B. END IF C. BEGIN 12、IF j='0' AND k='0' THEN NULL;

__C_____ j='0' AND k='1' THEN qtmp<='0';

A. ELSEIF B. ELSE IF C. ELSIF 13、PROCESS(clk)

VARIABLE qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN

IF clk'event AND clk='1' THEN

IF clr='0' THEN qtmp__C___\A. => B. >= C. := 14、PROCESS(clk)

___B______ qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN

IF clk'event AND clk='1' THEN IF clr='0' THEN qtmp<=\

A. VARIABLE B.SIGNAL C. BEGIN 15、下面是循环移位寄存器的部分程序 dout(4 DOWNTO 1)<=dout(3 DOWNTO 0); __C_____<=dout(4);

A. dout(1) B. dout(3) C. dout(0) 16、进程（process）语句是___B_____

A. 顺序语句 B. 并行语句 C. 其它 17、IF语句是＿＿A＿＿

A. 顺序语句 B. 并行语句 C. 其它

17、将设计的系统或电路按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程称为( A )。

A.设计输入 B.设计输出 C.仿真 D.综合

18、包括设计编译和检查、逻辑优化和综合、适配和分割、布局和布线，生成编程数据文件等操作的过程称为( B )。

A.设计输入 B.设计处理 C.功能仿真 D.时序仿真 19、在设计输入完成之后，应立即对设计文件进行( B )。

A.编辑 B.编译 C.功能仿真 D.时序仿真

20、在设计处理过程中，可产生供器件编程使用的数据文件，对于CPLD来说是产生（A ）文件。

A.熔丝图 B.位流数据 C.图形 D.仿真 21、在设计处理过程中文件可产生供器件编程使用的数据文件，对于FPGA来说是生成（ B ）文件。

A.熔丝图 B.位流数据 C.图形 D.仿真

22、在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为( B )。

A.仿真器 B.综合器 C.适配器 D.下载器

23、在EDA上具中，能完成在目标系统器件上布局布线软件称为( C )。

A.仿真器 B.综合器 C.适配器 D.下载器

24、一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整VHDL程序称为（ C ）。

A.设计输入 B.设计输出 C.设计实体 D.设计结构

25、VHDL的设计实体可以被高层次的系统（ D ），成为系统的一部分。

A.输入 B.输出 C.仿真 D.调用

26、VHDL常用的库是（ A ）标准库。

A.IEEE B.STD C.WORK D.PACKAGE

27、在VHDL的端口声明语句中，用（ A ）声明端口为输入方向。

A.IN B.OUT C.INOUT D.BUFFER

28、在VHDL的端口声明语句中，用（B ）声明端口为输出方向。

A.IN B.OUT C.INOUT D.BUFFER

29、在VHDL的端口声明语句中，用（ C ）声明端口为双向方向。

A.IN B.OUT C.INOUT D.BUFFER

30、在VHDL中，16#FE#属于（ B ）文字。

A.整数 B.以数制基数表示的 C.实数 D.物理量

31、在VHDL标识符命名规则中，以（ A ）开头的标识符是正确的。

A.字母 B.数字 C.字母或数字 D.下划线

32、在VHDL中，（ D ）的数据传输是立即发生的，不存在任何延时的行为。

A.信号 B.常量 C.数据 D.变量

33、在VHDL中，（ A ）的数据传输不是立即发生的，目标信号的赋值是需要一定延时时间。

A.信号 B.常量 C.数据 D.变量

34、在VHDL中，为目标变量的赋值符号是（ C ）。

A.=： B.= C.:= D.<=

35、在VHDL中，为目标信号的赋值符号是（ D ）。

A.=： B.= C. := D.<=

36、在VHDL的IEEE标准库中，预定义的标准逻辑位数据STD_LOGIC有（ D ）种逻辑值。

A.2 B.3 C.8 D.9

37、在VHDL的IEEE标准库中，预定义的位数据类型BIT有（ A ）种逻辑值。

A.2 B.3 C.8 D.9

38、在VHDL中，用语句（ B ）表示检测clock的上升沿。

A.clock’event B.clock’event and clock=’1’ C.clock=’1’ D.clock’event and clock=’0’

39、在VHDL中，用语句（ D ）表示检测clock的下降沿。

A.clock’event B.clock’event and clock=’1’ C.clock=’0’ D.clock’event and clock=’0’