北工大-VerilogHDL开发多周期处理器

VerilogHDL 开发多周期处理器-MIPS-Lite2

实验报告

学 号__________17110113__________ 姓 名___________王禹心___________ 指导教师___________朱文军___________ 提交日期__________2019.6.5_________

成绩评价表

报告内容 □丰富正确 □基本正确 □有一些问题 □问题很大 报告与Project功能一致性 □完全一致 □基本一致 □基本不一致

教师签字:________________________

报告结构 □完全符合要求 □基本符合要求 □有比较多的缺陷 □完全不符合要求 报告图表 □符合规范 □基本符合规范 □有一些错误 □完全不正确 报告最终成绩 总体评价

目录

一、MIPS顶层设计

二、数据通路中的模块设计 1、PC 2、NPC 3、MUX 4、IM 5、GPR 6、ALU 7、EXT 8、DM 9、sb 10、lb

11、controller 三、测试程序 四、机器指令描述 五、运行结果 六、问答 七、收获体会

附：Modelsim模块目录

一、 MIPS顶层设计

二、数据通路中的模块设计

1、PC

模块接口

信号名 PCWr 方向 I 描述 PC写使能 1：允许NPC写PC内部寄存器；

0：禁止写入PC内部寄存器 clk rest inPC[31:0] outPC[31:0] 功能定义 功能名称 复位 保存NPC并输出

功能描述 将PC恢复为初始值，即将其地址置为0x00003000 在每个clk的上升沿保存NPC，并输出 I I I O 时钟信号 复位信号，高有效 下一条指令的地址 指令存储器地址 2、NPC

模块接口 信号名 NPCop[1：0] 方向 I 描述 NPC的控制信号 00：pc+4； 01：pc+imm； 10：j，jal指令执行时pc结果； 11：jr指令执行时pc pc[31:0] jrpc[31:0] I I 初始PC值 31号寄存器中储存的pc地