基于umc18工艺的SOC Encounter数字版图设计流程 000

基于umc18工艺的SOC Encounter数字版图设计流程

V1.0 2014-02-28 记录：张亮

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目录

一、文件的准备 ............................................................................................................................... 3

1.1库文件的准备 ..................................................................................................................... 3 1.2根据设计准备所需文件 ..................................................................................................... 3 二、运行软件 ................................................................................................................................... 3 三、版图设计流程 ........................................................................................................................... 4

3.1 Design_import ..................................................................................................................... 4 3.2 Global Net Connection ........................................................................................................ 6 3.3 FloorPlan ............................................................................................................................. 7 3.4 Add Power Rings ................................................................................................................. 8 3.5 Add Stripes .......................................................................................................................... 9 3.6 Placement Blockage .......................................................................................................... 11 3.7 Placement ......................................................................................................................... 11 3.8 IO Filling ............................................................................................................................. 13 3.9 Special Route (SRoute) ...................................................................................................... 13 3.10 Pre–CTS Optimization...................................................................................................... 15 3.11 Creat clock tree spec ....................................................................................................... 16 3.12 Clock Tree Synthesis ........................................................................................................ 18 3.13 Post–CTS Optimization .................................................................................................... 18 3.14 Trail Routing .................................................................................................................... 20 3.15 Nano Routing .................................................................................................................. 21 3.16 Add Filling ........................................................................................................................ 22 3.17 Post–Route Optimization ................................................................................................ 22 3.18 生成 SDF 时序文件 ..................................................................................................... 24 3.19 Verify connectivity ........................................................................................................... 24 3.20 Verify Geometry .............................................................................................................. 25 3.21 Export Files ...................................................................................................................... 26 四、 DRC校验 ............................................................................................................................... 27

4.1库文件的准备 ................................................................................................................... 27 4.2 根据设计准备所需文件 .................................................................................................. 28 4.3 修改库文件路径 .............................................................................................................. 28 4.4 启动calibre ...................................................................................................................... 29 4.5 encourage 打开查看报告 ................................................................................................ 29 五、 LVS校验 ................................................................................................................................ 31

5.1库文件的准备 ................................................................................................................... 31 5.2 根据设计准备所需文件 .................................................................................................. 32 5.3 生成.spi文件 ................................................................................................................... 32 5.4 启动LVS ........................................................................................................................... 32 5.5 查看报告.......................................................................................................................... 32

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一、文件的准备

1.1库文件的准备

对于SOC Encounter而言，后端设计所需的主要有由Foundry厂所提供的标准单元和I/O Pad的库文件，它包括物理库、时序库，分别以.lef、.tlf（或者.lib）的形式给出，其中I/O Pad的相关库文件只有在做有Pad的版图时才需要。

说明： （1） 这里的时序库文件用的是.lib 文件，如果没有.lib 文件，用.tlf 文件也可以，建议用.lib 文件，信息比较全。

（2） 库的网表库（verilog 文件）这里不需要。只在后仿真的时候需要。

1.2根据设计准备所需文件

完整的时序电路数字版图设计所包括的文件有：Verilog网单，sdc时序文件，def电源pad声明文件，io 位置说明文件。

对该设计包括： Verilog网单：aes_core.v

sdc时序文件：safe_all_post.sdc，safe_all.sdc hejian.08工艺库：UMC_018

这里分别对其进行简单的说明，本次实验只需用到DC综合后的门级网单。 （1）DC综合后的网单文件（.v 格式）

对于有Pad的请况，还需要在网单里面加入输入输出的IO Pad。Pad可以在综合前加入也可以在综合后加入，如果在综合之前加入，综合工具可以优化驱动和负载，需要在综合的时候把时钟信号和Pad设置成不可综合，因为时钟树在布局布线时处理，而Pad没有逻辑功能，仅提供输入输出负载。

（2）时序约束.sdc 文件，由DC产生提供设计的时序约束信息（详细见design_Vision指导用书）。

（3）def文件，此文件对版图中用到的电源Pad和IO Pad进行声明。设计中有Pad时def文件才需要。

（4）IO位置说明文件

二、运行软件

准备好库文件以及设计文件，就可以进行版图设计了。在自己设定的目录下键入“encounter”命令，运行Encounter，注意不要加“&”，服务器上的版本不支持后台运行。

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准备好DC综合后的门级网单。

三、版图设计流程

3.1 Design_import

目的：读入设计所需要的库文件和设计文件

菜单操作：Design –> design import，如下图所示。

Basic模式：

导入准备好的设计网单.v 文件，Common Timing Libraries，lef文件，Timing Consrtaint File。注：顶层模块可以自己手动添加，也可自动添加。

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