中科院 - 段成华 - 专用集成电路设计 - 作业 1

第一次作业 曾义和 201328013229068

Assignment 1

1. Give a descriptive definition for each of the following terms.

(1) Feature size

特征尺寸通常指集成电路中半导体器件的最小尺寸，如MOS管的栅长，特征尺寸是衡量集成电路设计和制造水平的重要尺度，特征尺寸越小，芯片的集成度越高，速度越快，性能越好。芯片工艺的特征尺寸缩小，使得芯片上可集成的元件数目增多，但同时也使得各种二级效应更加凸显出来。 (2) Flexible block (3) Datapath library

对于多个信号通过一个数据总线运行的逻辑电路，使用标准单元也许不是最有效的ASIC设计方法。有些ASIC单元库设计公司提供数据通路编译器来自动生成数据通路逻辑。一个典型的数据通路库所包含的单元有加法器、减法器、乘法器和简单的算术逻辑单元。数据通路库单元的连接器互相精密匹配，便于它们的组合。一般情况下，用数据通路单元组成数据通路的版图设计方法更快速且密度更高。 (4) Base array

在门阵列或基于门阵列的ASIC中，晶体管在硅原片上是预先设定好的。门阵列上预先确定的晶体管图案即为基本阵列，基本阵列由最小单元重复排列组成 (5) Primitive cell (6) Prediffused array

有时人们会将已完成扩散并形成晶体管的硅圆片储备待用，这样的门阵列称为预扩散阵列，他们只是在金属互连上有区别，可以满足不同客户需求，减少了掩模成本和开发周期 (7) Floorplanning

布局规划，为良好的版图建立一个规划，将功能单元、I/O引脚位置和模块等放置在合适的位置，以尽可能帮助时序收敛和减少布线拥堵问题等 (8) Placement

确定门和标准单元等模块的确切位置，对于已知模块的设计，这部分的目标就是尽量减少延迟、总面积和互连成本 (9) Wire-load model

线载模型，用于计算延时，一般在TLU+库中 (10) Routing model.

考虑重要路径、时钟偏斜和线间距等因素，完成模块之间的互连

2. List the main features of each type of ASICs.

NRE 生产成本 开发周期 半定制 基于门阵列 低 高 短 基于单元 中 中 中 全定制 高 低 长 可编程ASIC 最低 最高 最短

第一次作业 曾义和 201328013229068

3. Write a summary of the paper “Silicon Design Chain Cooperation Enables Nanometer

Chip Design” in Chinese (about 500 words).

硅片设计链之间的合作使纳米芯片设计成为可能

随着集成电路工艺水平的提升，越来越小的晶体管尺寸可以被设计出来，但同时由于短沟道效应等问题越来越明显，芯片的设计复杂度也越来越高，我们需要考虑的设计问题越来越多，同时更短的推向市场的应用需求也增加了SOC设计的难度。Cadence和TSMC相互合作，融合技术和专业知识来降低SoC设计的复杂度，为用户提高生产效率。

对于130nm及以下的纳米设计工艺，台积电发布了设计参考流程4.0，结合cadence设计技术和流程，来提高第一次流片成功的可能性。在90nm的工艺下，由于漏电流的存在（即使在晶体管关闭的状态下），静态功率损耗是一个主导的芯片功率损耗。130nm和90nm工艺下，TMSC在生产过程中提出了三个不同的阈值：高阈值，标准阈值和低阈值。阈值电压越低，设备的开启速度越快，相应的漏电功率也会高，因此，这是一个矛盾的地方，而TSMC提供了一个最小化漏电流的准则。实验表明，用高阈值电压代替低阈值电压，可以达到时序特性，并能很大程度的减少功率损耗。因此，TSMC采用了多阈值电压的方法，即在重要的路径中用低阈值电压，不重要的路径中用高阈值或标准阈值电压，以此节省漏电功率。

另一个难题就是如何保持信号的完整性（SI）问题。设计者采用两次操作流的方法（SI禁止通过和SI修复通过）来解决这一问题。对于设计者来说，探测芯片供电网中可能导致电阻压降和地面反跳的电阻压降也十分重要。

由于收缩技术的发展，芯片设计者不得不在设计流中考虑更多的限制，以此来应对生产问题和持续增长的芯片生产量。其中，一个问题就是当铜作为芯片的内部连线时，生产出的结果和设计师所分析的不同。另外铜比周围的介质柔软，在化学器械打磨的时候，顶层的铜线可能被消磨。为避免时序仿真中的错误，关键要看芯片设计流中芯片内部金属变化模型。为减小芯片内部金属的变化，可以插入假金属使芯片上铜更加均匀。当生产130nm及以下的芯片时，TSMC提供了一系列的最小设计准则和一系列严格的设计规定，以此来增加芯片容量。

在发展纳米设计流过程中Cadence和TSMC在开展合作，使得两家公司在它们各自技术专长在生产发展和设计、设施、工具方法和设计能力上达到了互补。达到了更高的流片成功率，更好的芯片产量，节约了开发成本和周期。

第一次作业 曾义和 201328013229068

4. Write a summary of the paper “Silicon Design Chain Extends Low Power Design

Collaboration” or “Ultra-Low-Power Design: The Roadmap to Disappearing Electronics and Ambient Intelligence” in Chinese (about 500 words).

硅设计链扩展到低功耗设计的合作

在近十年里，产品更新换代快，加上高昂的生产制造费用，使得电子工业的诸多公司走向了合作。为了攻克诸如信号的完整性，动态和漏电功率损耗等诸多难题，电子行业的领导者Applied Materials，ARM，Cadence，TSMC等开创性的组建了硅设计链（SDC）小组。由于漏电问题以及昂贵的冷却和封装开销，SDC小组于2004年把电源管理作为设计高性能有线设备的决定性的因素。

在处理功耗问题的第一阶段中，SDC小组采取了四个功率降低技术（自动多阈值泄漏性能优化，静态电压调节，时钟门限和跨越多电压域的精确的延时预测方法）来解决电源管理问题。第二阶段中，ARM和Cadence公司尝试额外的方法来使泄漏更加剧烈。为减少动态功率，SDC小组采用了电压调节和时钟门限两种新的方法。采用电压调节的方法时节约了36%的动态功率。时钟门限的方法则节省了10%~29%的动态功率。为减少漏电功率，SDC小组用到了包含相同的物理封装和不同的阈值电压的ARM标准单元库。结果表明：用这种改进的降低静态功率的方法，漏电功率节省了46.7%。

一般可以通过设计操作和睡眠模式的方法来降低漏电流。SDC小组还通过探索集成电源管理能力来扩展减少能量消耗。动态电压和频率调节也是一种节约功率损耗的方法，它允许设计小组通过在各自的频率域内动态地降低电压来观察电源损耗和性能之间的细微变化。