数字电子技术第5章习题解答

CLKQ1Q2Q3Q4Q5Q6Q7Q8Q9Q10Q11Q12Q13Q14Q1500000

图5-10

5-9 脉冲触发的SR触发器中，各输入端的信号波形如图5-11所示，试画出Q、Q'端对应的波形。设触发器的初始状态为0。

CLKSCLKR1SC11RQ’QSR

图5-11

解：⑴触发器初始状态为0，触发器为脉冲触发方式，有效电平为高电平，在下降沿建立状态。

⑵第1、2、3个CLK高电平期间，输入信号S、R均未发生变化，次态取决于CLK下降沿到来时刻的S、R的状态。

⑶第4个CLK高电平期间，输入信号S发生变化，SR=11，主触发器被置成“11”态（即Q与Q’均为1）；当CLK下降沿到来时，触发器随之被置成“11”态，“11”态为不定态。 ⑷第5个CLK的上升沿产生后，从触发器的控制门被封锁，从触发器的基本RS触发器的交叉耦合作用，使输出状态不能确定（即可能是0状态、也可能是1状态，图5-12中用虚线表示）。

⑸第5个CLK的下降沿产生后，触发器的状态随主触发器的状态而改变，即1状态。据此，可画出波形图如图5-12所示。

CLKSRQQ’12345611不能确定图5-12

5-10带异步输入的脉冲触发的SR触发器中，各输入端的信号波形如图5-13所示，试画出Q、Q'端对应的波形。异步输入信号SD=0。

SD0SCLKRRDCLKS1SC11RRQRDQ’SR

图5-13

解：⑴触发器有异步输入信号，因此当异步输入信号有效时，触发器的状态取决于异步输入信号，因此触发器的初始状态为0，且一直保持到第1个CLK的下降沿。

⑵在异步输入信号无效时，触发器的状态取决于同步输入信号。因此，第1个CLK的下降沿到来时，触发器的状态取决于输入信号S和R的状态，触发器被置成1状态。 ⑶其他波形依次画出。据此，可画出波形图如图5-14所示。

CLKRDSRQQ’12345

图5-14

5-11 在脉冲触发的JK触发器中，各输入端波形如图5-15所示，试画出Q、Q'端对应的波形。设触发器的初始状态为0。

CLKJCLKK1JC11KQQ’

JK

图5-15

解：因主从JK触发器的输入信号J、K在CLK高电平期间均未发生变化，因此，触发器的状态取决于CLK下降沿到来时刻的输入信号J、K的状态。据此，可画出波形图如图5-16所示。

CLKJKQQ’

图5-16

5-12 在脉冲触发的T触发器中，各输入端波形如图5-17所示，试画出Q、Q'端对应的波形。设触发器的初始状态为0。

TCLK1TC1QQ’

CLKT

图5-17

解：触发器的次态取决于CLK下降沿到来时刻的T的状态。据此，可画出波形图如图5-18所示。

CLKTQQ’

图5-18

5-13在边沿触发的D触发器中，各输入端波形如图5-19所示，试画出Q、Q'端对应的波形。设触发器的初始状态为0。

DCLK11DC1QQ’CLKD

图5-19

解：从触发器的逻辑符号可看出，该触发器为上升沿触发。当每个CLK的上升沿到来时，触发器的状态取决于输入信号D的状态。据此，可画出波形图如图5-20所示。