基于FPGA的双口RAM在双CPU通信中的应用及设计论文

宁夏理工学院毕业设计(论文）

3 双口RAM在双CPU通信中的设计及仿真

3.1双端口RAM并行通信设计

双端口RAM两岸的端口独立控制总线,地址总线和数据总线,各种CPU接口设计很简单,和各种各样的CPU性能高兼容性,那么容易实现并行两个CPU之间的沟通。双端口RAM IDT7132芯片,例如并行的设计流量,如图4.1所示。两岸的CPU可以同时双端口RAM芯片存储单元读和写操作,实现点对点的并行通信。两岸的CPU不仅操作方便,而且可以直接双端口RAM互连,不需要额外的逻辑电路的设计。确保双端口RAM左右的CPU是稳定的和可靠的双CPU通信系统运行的稳定性是非常重要的[14]。所以设计中几个重要问题需要解决:

(1)硬件系统和软件系统应该有相应的故障冗余处理,因为两个CPU系统作为一个整体,一个系统故障,在另一个系统可以进行；

(2)交叉事务处理软件的设计合理,因为在一些沟通处理,处理一个端口数据处理的必要条件是另一个端口数据处理,因此在软件设计中,需要考虑交叉处理程序；

(3)组成的双端口RAM存储和访问,一个CPU访问RAM存储区域的访问不会影响另一个CPU访问。

#BUSY#INT#SEM#CE#OER/#W地址总线#BUSY#INT#SEM#CE#OER/#W地址总线IDT7132左侧CPU右侧CPUA0-A14数据总线A0-A14数据总线D0-A7D0-A7 图3.1 双口RAM并行通信原理图

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3.2系统关键性问题的解决

3.2.1 系统故障冗余设计

在双CPU的设计,系统故障冗余设计是至关重要的。特别是系统重置逻辑和故障处理方便。在节目指南引导阶段相应的外围接口,存储空间,初始化和赋值的参数和变量,如果CPU \\“中断\\”,您需要启动复位电路或重新启动程序在同一时间。复位电路的设计,可以把两个CPU复位(复位)结束与RST的监督。在引导,可以把两个不同的CPU引导装载程序程序组合在一起,形成一个引导程序,以便我们能在启动引导程序跳转到合并的问题,完成了两个CPU的指导。

3.2.2 交叉事物处理设计

交叉处理事务一般包括外部中断输入数据,特殊的控制指令,硬件故障处理,他们经常需要很高的响应速度,高的控制逻辑。通常有三种交叉事务仲裁方法:硬件仲裁,仲裁或中断令牌。

双端口RAM两岸的端口都有# SEM信号销,它有一个令牌仲裁逻辑功能。仲裁逻辑令牌是一组独立的双端口RAM门电路,在CPU通过设置令牌锁申请这个令牌。在仲裁逻辑令牌符号的形式写先读命令后,以确保系统级没有出现冲突。但是如果重复读牌标记或写同样的\\“1 \\”的痕迹,也会导致错误,解决这个问题的关键是使用下面的电路图如图4.2所示的令牌仲裁。从上面的逻辑电路分析表明,两个令牌锁控制令牌,无论哪一方的门电路写\\“0 \\”让这个标志的令牌是\\“0 \\”,同时让另一边的令牌标记为\\“1 \\”。在这种状态下将继续写\\“1 \\”在这面同样申请门闩。如果同时写\\“0 \\”另一边到另一边的令牌锁,令牌马克将立即向只有一个\\“1 \\”写到早些时候的门电路。编写一个\\“0 \\”,这是第二次仍令牌标志是\\“0 \\”,直到旁边的CPU是不再需要使用共享资源,则系统将挂起,直到令牌应用程序标记写入\\“1 \\”。仲裁在令牌,关键是双方\\“0 \\”到相应的令牌标识正试图获得令牌在商店的标志,这有一个共享资源,逻辑控制电路可以很好解决这个问题。

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I/O左端口 写入（I/O）I/O右端口DSETQQSETDD写入（I/O） 写控制CLRQQ写控制CLR输出（IO0-IO7）输出（IO0-IO7）

图3.2 令牌标志仲裁电路图

3.3双CPU系统设计及关键技术问题

3.3.1确保双CPU的协同可靠

在双CPU控制系统,两个CPU的系统应该是相同的两个不同的处理单元,它们可以处理不同事务或数据,但对于控制系统的外部接口而言,他们则被看成是一个整体系统结构。因此,一旦其中一个CPU出现异常,另一个CPU会快速产生反应,因此在硬件和软件的设计中应该有相应的故障冗余处理设置

3.3.2合理设计交叉事物的实时处理软硬件

数据采集接口A数据采集接口B双口RAMCPU ACPU B事物处理接口A事务处理接口B 图3.3 交叉事物的实时处理框图

如图3.3所示,在某些控制系统中,有时需要通过事务接口A（B）实时访问数据采集接口B(A)或事务接口B(A),此时，单纯依赖于数据共享是不够的，必须考虑双CPU之间的直接指示传播。

3.3.3 双口RAM存储空间的组成及访问

使用双端口RAM,两个CPU可以共享数据,可能还需要发送每条指令,实现交叉访问。

因此,存储单元的空间分布和访问安全也必须注意这个问题。在系统具体的设计中,可以根据设计要求选择性能良好和I / O资源丰富的CPU及双端口RAM。在这里,我们选择微控

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制芯片的高性能W77E58华邦电子公司,相关技术指标:最高40 MHZ时钟频率；2优先级中断源;4 x 8的I / O端口；两个全双工串行端口。IDT7132使用较为普遍,相关技术指标:访问时间:20/25/35/55/100 ns；两个单独的I / O端口,包括数据总线、地址总线和控制总线；存储:2 k x 8位；单5 v电源。 3.3.4可靠性的保障

在双CPU系统的组成中,可靠性的保障问题应该注意。特别是在复位逻辑、故障排除等性能指标上。在两个CPU控制程序开始工作,需要相关的接口,存储空间,初始化参数和变量；一旦一个程序“跑飞”现象，其看门狗电路应立即相应,作出复位并重新启动动作。此时,另一个CPU也应该可靠复位,否则故障的CPU初始化处理可能影响另一个CPU正常的程序数据处理工作。为此,可以使用在电路如图3.4所示,实现双CPU复位的交互联。

+5V+5V+5V+5VR7R823823TDTOLTDTOLVCCWDOG_A756V8STRSTRSTWDOG_BPB1C25CAPV9756STRSTRSTVCC8PB1C28GNDD18D194GND4RSTR6 图 3.4双 CPU联动复位电路

D18在图3.4中,D19作为看门狗芯片DS1232，WDOG_A和WDOG_B分别连接到两

个CPU的看门狗脉冲端口,RST连接两个CPU的监督脉冲Reset端。

当上电复位后,正常工作时,两个CPU提供WDOG_A和WDOG_B监督脉冲分别RST持续低水平；一旦一个CPU出现故障而不能够提供监督脉冲时,相应的RST一端DS1232输出高水平,迫使两个CPU复位重启。

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