辽宁工程技术大学EDA技术与VHDL语言考试试卷(A)

装 （装订线内不准订 做答）线 辽宁工程技术大学 EDA技术与VHDL语言 考试试卷（A）

18．仔细阅读一下代码，并在相应位置填写注释。 PROCEDURE comp ( a, r : IN REAL; m : IN INTEGER ; v1, v2: OUT REAL) IS

VARIABLE cnt : INTEGER ; -- BEGIN

v1 := 1.6 * a ;

v2 := 1.0 ; -- Q1 : FOR cnt IN 1 TO m LOOP -- v2 := v2 * v1 ;

EXIT Q1 WHEN v2 > v1; -- END LOOP Q1 ASSERT (v2 < v1 )

REPORT \ -- SEVERITY ERROR ; END PROCEDURE comp ;

19．仔细阅读一下代码，并在相应位置填写注释。

LIBRARY IEEE； -- USE IEEE.STD_LOGIC_1164.ALL； ENTITY temp41 IS

PORT (s4，s3, s2，s1 : IN STD_LOGIC;

z4，z3, z2，z1 : OUT STD_LOGIC); END temp41；

ARCHITECTURE tem OF temp41 IS BEGIN

PROCESS (s4，s3，s2，s1 )

variable etc : INTEGER RANGE 0 TO 15; -- BEGIN

etc:= 0 ;

IF (s1 ='1') THEN etc := etc+8 ; ELSIF (s2 ='1') THEN etc := etc+4 ; ELSIF (s3 ='1') THEN etc := etc+2 ; ELSIF (s4 ='1') THEN etc := etc+1 ;

ELSE NULL; -- END IF;

z1<='0'; z2<='0'; z3<='0'; z4<='0'; -- CASE etc IS

WHEN 0 => z1<='1';

WHEN 1|7 => z2<='1'; -- WHEN 4 To 6|2 => z3<='1'; WHEN OTHERS => z4<='1'; END CASE； END PROCESS；

第4页（共6页）

装 （装订线内不准订 做答）线 辽宁工程技术大学 EDA技术与VHDL语言 考试试卷（A）

END tem；

四、综合题（本大题共2小题，每小题15分，总计30分） 20．阅读下列VHDL程序，画出原理图（RTL级）：

library ieee;

use ieee.std_logic_1164.all; entity lfsr is port (

clk : in std_logic; clr : in std_logic; d : in std_logic; mout : out std_logic ); end lfsr;

architecture rtl of lfsr is

signal sreg : std_logic; begin

shift_p : process(clk,clr) variable s : std_logic; begin

if clr = '1' then s := ’0’;

elsif rising_edge(clk) then s := sreg xor (not d); end if; sreg <= s; end process; mout <= sreg; end rtl;

第5页（共6页）

装 （装订线内不准订 做答）线 辽宁工程技术大学 EDA技术与VHDL语言 考试试卷（A）

22、看下面原理图，写出相应VHDL描述

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY MYCIR IS PORT (A, CLK : IN STD_LOGIC; C, B : OUT STD_LOGIC ); END MYCIR;

ARCHITECTURE BEHAV OF MYCIR IS SIGNAL TA : STD_LOGIC; BEGIN PROCESS (A, CLK) BEGIN IF CLK’EVENT AND CLK = ‘1’ THEN TA <= A; B <= TA; C <= A AND TA; END IF; END PROCESS; END BEHAV;

第6页（共6页）