辽宁工程技术大学EDA技术与VHDL语言考试试卷(A)

学 号 装 姓 名 班 级 订 线 辽宁工程技术大学

考试试卷

（请将座位号

填在此处）

说明：本次考试 120 分钟， 22 道小题，共计 6 页，总分 100 分

题号 一 二 三 四 五 六 七 八 九 十 总分 分值 20 10 40 30 100 得分

A

考试科目 EDA技术与VHDL语言 考试类型

考试

考试方式 □闭卷 □半开卷 □开卷 学年学期 2008 － 2009 学年第 二 学期 适用专业

年 级 电子信息工程06级

教研室主任

装 （装订线内不准订 做答）线 辽宁工程技术大学 EDA技术与VHDL语言 考试试卷（A）

一、选择题（在每个小题四个备选答案中选出一个正确答案，填在下面的表格中中）（本大题共10小题，每小题2分，总计20分） 1 2 3 4 5 6 7 8 9 10 1．对于信号和变量的说法，哪一个是不正确的：_________A A．信号用于作为进程中局部数据存储单元 B．变量的赋值是立即完成的

C．信号在整个结构体内的任何地方都能适用 D．变量和信号的赋值符号不一样 2．ENTITY counter IS

PORT( Clk : IN STD_LOGIC;

Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0)); END ___B___________;

A. counter23 B. counter C. work D. entity

3．ENTITY counter IS

PORT( Clk : IN STD_LOGIC;

Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0));

…………….

ARCHITECTURE a OF __B______ IS

A. counter23 B. counter C. work D. STD_LOGIC

4．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构

体描述___________。D

A.器件外部特性； B.器件的综合约束； C.器件外部特性与内部功能； D.器件的内部功能。

第1页（共6页）

装 （装订线内不准订 做答）线 辽宁工程技术大学 EDA技术与VHDL语言 考试试卷（A）

5．下列4个VHDL标识符中正确的是：_______B A．10#128# B．16#E#E1

C．74HC124 D．X_16

6．在VHDL语言中，下列对时钟边沿检测描述中，错误的是：___D______

A. if clk'event and clk = '1' then B. if clk'stable and not clk = '1' then C. if rising_edge(clk) then

D. if not clk'stable and clk = '1' then

7．不完整的IF语句，其综合结果可实现：____D_____

A. 三态控制电路 B. 条件相或的逻辑电路 C. 双向控制电路 D. 时序逻辑电路

8．下列关于并行和顺序语句的说法中，错误的是____C_____

A. 顺序语句的书写过程与执行过程基本一致。 B. IF语句属于顺序语句。 C. 块语句属于顺序语句。

D. 并行语句中的各语句之间可有信息往来，也可以互相独立、互不相关。 9．关于VHDL中的数字，请找出以下数字中最大的一个：__________。A

A. 2#1111_1110# B.8#276# C.10#170# D. 16#E#E1

10．以下对于进程PROCESS的说法，正确的是：___C____

A. 进程之间可以通过变量进行通信

B. 进程内部由一组并行语句来描述进程功能 C. 进程语句本身是并行语句

D. 一个进程可以同时描述多个时钟信号的同步时序逻辑 二、填空题（本大题共10个空，每空1分，总计10分） 11、 ASIC直译为 专用集成电路。 12、 EDA直译为电子设计自动化。

13、MAX+plus提供了＿CPLD/FPGA＿＿的设计,仿真和烧写的环境,是目前使用极为广泛的EDA开发工具之一.

14、构成一个完整的VHDL语言程序的五个基本结构是 实体， 结构体 ，

库 ，程序包 ，配置。

15、在VHDL语言中，以下符号表示的XOR指的是 运算，运算符AND指的是 运算。

第2页（共6页）

装 （装订线内不准订 做答）线 辽宁工程技术大学 EDA技术与VHDL语言 考试试卷（A）

三、回答下列问题(本大题共4小题，每小题10分,总计40分） 16、画出用PROM完成半加器逻辑陈列图

17、下面程序是转换函数CONV_INTEGER（）完成的3-8译码器的设计程序，试补充完整。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY decoder3to8 IS

PORT ( input: IN STD_LOGIC_VECTOR (2 DOWNTO 0);

output: OUT STD_LOGIC_VECTOR (7 DOWNTO 0)); END decoder3to8;

ARCHITECTURE behave OF decoder3to8 IS BEGIN

PROCESS (input) BEGIN

output <= (OTHERS => '0');

output(CONV_INTEGER(input)) <= '1';

END PROCESS; END behave;

第3页（共6页）