高通FIR数字滤波器设计verilog要点 - 图文

电 子 科 技 大 学

ASIC课程设计报告二

学 号 ： 201222240937 姓 名 ： 周 恒 课题题目 ： 高通FIR数字滤波器设计

2013年5月

FIR 数字滤波器设计

已知FIR型数字滤波器的z域系统函数为：

H(z)?0.25?(1?3.5z?1?4z?2?3.5z?3?z?4)

即：

H(z)?0.125?(2?7z?1?8z?2?7z?3?2z?4)

要求如下：

? 设计平台：基于Quartus II 或ISE 平台，选择Altera Cyclone II 系列的EP2C8F256C8 或Xilinx Sparten3 系列的XC3S400(PQ208)； ? testbench 的信号输入激励源使用Matlab 生成三角波信号； ? 输入位宽16 位，输出位宽24 位，中间级可自行截位；

? 设计(1) 直接型FIR设计

画出直接实现结构的框图，完成其verilog HDL 电路描述及testbench，完成功能仿真和时序仿真，给出仿真波形图；

一、 直接型结构框图如下：

Xn(15:0)Z-1Z-1Z-1Z-1H(0)H(1)H(2)H(3)H(4)++M?1k?0+++Yn(23:0)

长度为M的因果有限冲激响应滤波器由传输函数H（z）描述：

H(z)??h(k)z?k （1）

它是次数为M-1的z-1的一个多项式。在时域中，上述有限冲激响应滤波器的输入输出关系为：

y(n)??h(k)x(n?k) （2）

k?0M?1其中y（n）和x（n）分别是输出和输入序列。

有限冲激响应滤波器的一种直接型实现，可由式（2）生成，M=5的情况如上图所示。通常一个长度为M的有限冲激响应滤波器由M个系数描述，并且需

要M个乘法器和(M-1)个双输入加法器来实现。

本设计包含的模块有4个16位寄存器块、5个16位乘法器、4个32位加法器模块

用Quartus II综合，顶层模块框图如下：

1、寄存器模块

寄存器用于寄存一组二值代码，只要求它们具有置1、置0的功能即可。在本设计中用D触发器组成寄存器，实现寄存功能。本设计中使用带异步复位reset_n端的D触发器，当reset_n=1时，输出信号q_out=d_in，当reset_n=0且上升沿脉冲到达时q_out=0。

其综合框图部分截图如下图所示。

? 程序代码如下：

module dff16(reset_n,clk,d_in,q_out); input reset_n,clk; input [15:0]d_in; output reg [15:0]q_out; always @(posedge clk or negedge reset_n) begin if(!reset_n) q_out<=16'h0; else q_out<=d_in; end endmodule 在顶层文件中例化了D1、D2、D3、D4四个寄存器模块 dff16 D1(.reset_n(reset_n),.clk(clk),.d_in(x_in),.q_out(q1)), D2(.reset_n(reset_n),.clk(clk),.d_in(q1),.q_out(q2)), D3(.reset_n(reset_n),.clk(clk),.d_in(q2),.q_out(q3)), D4(.reset_n(reset_n),.clk(clk),.d_in(q3),.q_out(q4)); 2、乘法器模块

从资源和速度考虑，常系数乘法运算可用移位相加来实现。本设计采用加法树乘法器兼顾了资源与速度，将每个乘数例化了一个数组，然后移位相加得出乘积，这样使得乘法运算可以一个周期内完成。

? 程序代码如下：

module mult16(outcome,a,b); input [15:0] a,b; output wire [31:0]outcome; wire [30:0] temp0; wire [29:0] temp1; wire [28:0] temp2; wire [27:0] temp3; wire [26:0] temp4;