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? 增加行地址锁存器和列地址锁存器
原因：为减少芯片引脚数目，芯片采用分时传送地址码。 ? 增加了刷新计数器和相应控制电路 3.3.3 读/写周期、刷新周期 读写周期：P71 图3.8 刷新周期：
? 集中刷新：在每个刷新周期中将所有行集中刷新。 ? 分散式刷新：每行的刷新插入到正常的读写周期中。
3.3.4 存储器容量的扩充 1. 字长位数扩展
方法：各芯片的地址线和控制线共用，数据线单独分开。 所需芯片数：d=设计要求的存储器容量/已知芯片的存储容量 例如：P73 例2 图3.9 2. 字存储容量扩展
方法：各芯片的地址线和数据线共用，控制线中读写信号共用，但使能信号、片选信号单独分开。
所需芯片数：d=设计要求的存储器容量/已知芯片的存储容量 例如：P73 例3 图3.10
3. 存储器模块条
即内存条。
3.3.5 高级的DRAM结构（略）
3.3.6 DRAM主存读写的正确性校验（略）
3.4只读存储器和闪速存储器
了解几种ROM的可读写性和读写方法。
? 掩模ROM ? PROM ? EPROM
? EPROM (EEPROM) ? FLASH ROM
2
3.5 并行存储器
目的：提高存储器的读写速度，缓和CPU与存储器之间的速度差异。 3.5.1双端口存储器 1.双端口存储器的逻辑结构
同一个存储器具有两组相互独立的读写控制线路
2.无冲突读写控制
当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。当任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制和输出驱动控制。 3.有冲突的读写控制
当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了BUSY标志。
由片上的判断逻辑决定对哪个端口优先进行读写操作，而暂时关闭另一个被延迟的端口。
1.CE判断:如果地址匹配且在CE之前有效，片上的控制逻辑在CEL和CER之间进行判断来选择端口。
2.地址有效判断:如果CE在地址匹配之前变低，片上的控制逻辑在左、
右地址间进行判断来选择端口。
3.5.2多模块交叉存储器 1.存储器的模块化组织
一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块有两种安排方式：一种是顺序方式，一种是交叉方式。 2.多模块交叉存储器的基本结构
下面做定量分析：我们认为模块字长等于数据总线宽度，模块存取一个字的存储周期为T，总线传送周期为τ，存储器的交叉模块数为m，为了实现流水线方式存取，应当满足 T=mτ（m=T/τ称为交叉存取度）
交叉存储器要求其模块数必须大于或等于m，以保证启动某模块后经mτ时间再次启动该模块时，它的上次存取操作已经完成。这样，连续读取m个字所需的时间为t1=T+(m-1)τ
而顺序方式存储器连续读取m个字所需时间为t2=mT
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