数电大型实验报告 - 图文

数字电路与数字逻辑大型实验报告

姓名

学号

指导教师 专业班级 学 院

提交日期 2013年 11 月 4 日

一、实验内容

1. 38译码器设计。

本实验利用Quartus II软件开发利用，有两种设计模式：一、

用原理图输入法设计3线-8线译码器；二、利用VHDL语言设计3线-8线译码器。 二．38译码器设计

1.设计要求

设计1个38译码器，完成规定的译码功能，并通过波形仿真验证。 2.原理图设计

38译码器原理图如图1所示。

图1 38译码器原理图

3.操作步骤

1)进入windows操作系统，打开quartus II 2)创建工程“数电” 3)打开原理图编辑器 4)原理图编辑。如图所示

5)给输入、输出引脚命名（输入引脚分别命名为a,b,c,输出引脚为y0～y7） 6)保存原理图 7)编译 8)时序模拟。

（1） 新建vwf文件

（2） 确定仿真时间和网格宽度:设置end time为 100ms，grid size

为10ms

（3） 编辑vwf文件 （4） 启动仿真

9)引脚分配