EDA技术习题

③ IEEE.STD_LOGIC_1164 ④IEEE STD 1076-1993 2. IEEE于1993年公布了VHDL的（ ）语法规则。 ① IEEESTD1076-1987 ②RS232

③ IEEE.STD_LOGIC_1164 ④IEEE STD 1076-1993

3. 一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序称为（ ）。

①设计输入 ②设计输出 ③设计实体 ④设计结构 4. VHDL的设计实体可以被高层次的系统( ),成为系统的一部分.

① 输入 ②输出 ③仿真 ④调用 5. VHDL最常用的库是( )标准库.

①IEEE ②STD ③WORK ④PACKAGE 6. 在VHDL的端口声明语句中,用( )声明端口为输入方向.

① IN ②OUT ③INOUT ④BUFFFR 7. 在VHDL的端口声明语句中,用( )声明端口为输出方向.

① IN ②OUT ③INOUT ④BUFFFR 8. 在VHDL的端口声明语句中,用( )声明端口为双向方向.

① IN ②OUT ③INOUT ④BUFFFR 9. 在VHDL的端口声明语句中,用( )声明端口为具有读功能的输出方向.

① IN ②OUT ③INOUT ④BUFFFR 10. 在VHDL中用( )来把特定的结构体关联一个确定的实体,为一个大型系统的设计提供管理和进行工程组织.

① 输入 ②输出 ③综合 ④配置 11. 在VHDL中,45_235_287属于( )文字.

①整数 ②以数制基数表示的 ③实数 ④物理量 12. 在VHDL中,88_670_551.453_909属于( )文字.

①整数 ②以数制基数表示的 ③实数 ④物理量 13. 在VHDL中,16#FE#属于( )文字..

①整数 ②以数制基数表示的 ③实数 ④物理量 14. 在VHDL中,100m属于( )文字.

①整数 ②以数制基数表示的 ③实数 ④物理量 15. 在VHDL短标识符命名规则中,以( )开头的标志符是正确的.

①字母 ②数字 ③字母或数字 ④下划线 16. 在下列标志符中,( )是VHDL的合法标志符.

①4h_adder ②h_adder_ ③h_adder ④_h_adde 17. 在 VHDL中,( )不能将信息带出对它定义的当前设计单元。

① 信号 ②常量 ③数据 ④变量 18. 在VHDL中，（ ）的赋值是立即发生的，不存在任何延时的行为。

① 信号 ②常量 ③数据 ④变量 19. 在VHDL中，为目标变量的赋值符号是（ ）。

①=： ②= ③∶= ④<= 20. 在VHDL中,为目标信号的赋值符号是( ).

①=: ②= ③:= ④<= 21. 在VHDL中,在定义信号时,可以用( )符号为信号赋初值.

①=: ②= ③:= ④<=

22. 在VHDL中,( )是单元素的最基本数据类型,通常用于描述一个单值的数据对象. ①标量型 ②复合类型 ③存取类型 ④文件类型 23. 在VHDL中,数组型(Array)和记录型(Record)属于( )数据.

①标量型 ②复合类型 ③存取类型 ④文件类型 24. 在VHDL的IEEE标准库中,预定义的标准逻辑数据STD_LOGIC有( )种逻辑值. ① 2 ② 3 ③ 8 ④ 9 25.在VHDL的IEEE标准库中,预定义的位数据类型BIT有( )种逻辑值. ① 2 ② 3 ③ 8 ④ 9

26. 在VHDL的IEEE标注库中,预定义的标准逻辑位STD_LOGIC的数据类型中的数据是用( )表示的.

①小写字母 ②大写字母 ③大或小写字母 ④全部是数字 27.在VHDL中,加”+”和减”-“算术运算的操作数据是( )数据类型.

①整型 ②实型 ③整型或实型 ④任意类型 28. 在VHDL中，可以用“*”和除“/”算术运算的操作数据是（ ）。

①INTEGER ②STD_LOGIC ③BIT_VECTOR ④BOOLEAN 29. 在VHDL中，用语句（ ）表示检测clock的上升沿。

① clock’EVENT ② clock`EVENT AND clock=’1’ ② clock=’1’ ④ clock`EVENT AND clock=’0’ 30. 在VHDL中，用语句（ ）表示检测clock的下降沿。

①clock’EVENT ② clock’EVENT AND clock=’1’ ③clock=’0’ ④ clock’EVENT AND clock=’0’

31. 在VHDL中IF语句中至少应有1个条件语句，条件语句必须由（ ）表达式构成。 ①BIT ②STD_LOGIC ③BOOLEAN ④任意 32. 在VHDL的CASE语句中,条件句中的\不是操作符,它只是相当于( )的作用. ①IF ②THEN ③AND ④OR 33. 在VHDL的FOR_LOOP语句中循环变量的一个临时变量,属于LOOP语句的局部变量,( )事先声明.

① 必须 ②不必 ③其类型要 ④其属性要 34. 在VHDL中，预计“FOR n IN 0 TO 7 LOOP”定义循环次数是（ ）次。 ①8 ②7 ③0 ④1 35. 在VHDL中，下列用法中可以综合的是（ ）。

① WAIT ②WAIT FOR ③WAIT ON ④WAIT UNTIL 36. 在VHDL的并行语句之间，可以用（ ）来传送往来信息。

①变量 ②变量和信号 ③信号 ④常量 37. 在VHDL中，PROCESS结构内部是由（ ）语句组成的。

①顺序 ②顺序和并行 ③并行 ④任何 38.VHDL的块语句是并行语句结构，它的内部是由（ ）语句构成的。

①并行和顺序 ②顺序 ③并行 ④任意 39.在VHDL中，条件信号赋值语句WHEN_ELSE属于( )语句.

①并行和顺序 ②顺序 ③并行 ④任意

40.在元件例化(COMPONENT)语句中,用( )符号实现名称映射,将例化元件端口声明语句中的信号名与PORT MAP()中的信号名关联起来.

① = ②：= ③<= ④=> 41. VHDL的STD库包含TEXTIO程序包,它们是文件( )程序包.

①输入 ②输入/输出 ③输出 ④编辑

42. VHDL的WORK库是用户设计的现行工作库,用于存放( )的工程项目. ①用户自己设计 ②公共程序 ③共享数据 ④图形文件

43. 在VHD中,为了使已声明的数据类型,子程序,元件能被其他设计实体调用或共享,可以把它们汇集在( )中.

①实体 ②程序库 ③结构体 ④程序包

3.4同步练习参考答案

填空题

1. IEEE#1076 2. 设计实体

3. 库、程序包、实体、结构体、配置 4. 实体，结构体

5. IEEE STD 1076-1987（即VHDL’ 87） 6. IEEE STD 1076-1993（即VHDL’93） 7. 预先定义

8. IEEE，STD_LOGIC_1164 9. 实体声明,结构体 10. 输入/输出端口,引脚 11. 逻辑结构,逻辑功能

12. IN(输入)、OUT(输出)、INOUT（双向）、BUFFER（具有读功能的输出） 13. 单引号

14. 字母开头，下划线

15. 变量、常量、信号、文件 16. 局部变量

17. 当前值，历史值

18. 标量型、复合型、存取类型、文件类型 19. 实数类型、整数类型、枚举类型、时间类型 20. 9

21. 逻辑操作符（Logic Operator）、关系操作符（Relational Operator）、算术操作符

（Arithmetic Operator）、符号操作符（Sign Operator ） 22. 属性描述语句

23. 顺序语句()Sequential Statements),并行语句（Concurrent Statements ） 24. 进程（PROCESS）、过程（PROCEDURE）、函数（FUNCTION） 25. 并行运行

26. 顺序语句，并行语句 27. 过程（PROCEDURE），函数（FUNCTION） 28. 程序包（Package） 29. 函数首，函数体 30. vhd

单项选择题

1.① 2.④ 3.③ 4.④ 5.① 6.① 7.② 8.③ 9.④ 10.④ 11.① 12.③ 13.② 14. ④ 15.① 16.③ 17.④ 18.④ 19.③ 20.④ 21.③ 22.① 23.② 24.④ 25.① 26.② 27.

① 28.① 29.② 30.④ 31.③ 32.② 33.② 34.① 35.④ 36.③ 37.① 38.③ 39.③ 40.④ 41.② 42.① 43.④

第四章

Verilog HDL

填空题

1． 一个基本的Verilog HDL程序由__________构成.

2． 一个完整的Verilog HDL设计模块包括:__________,______,_________,和

__________4个部分.

3． Verilog HDL的模块端口定义用来声明电路设计模块的_________和____________. 4． Verilog HDL的模块Verilog HDL模块的T/O声明用来声明模块端口定义中各端口数据流动方向,包括________,_______,和_____________.

5． Verilog HDL的功能描述是用来描述设计模块的_________和模块端口间的

_____________.

6． Verilog HDL的功能描述可以用________,_________,__________和__________等方法来实现,通常把确定这些设计模块描述的方法称为建模.

7． 在Verilog HDL中的常数包括_________,______________和__________三种. 8． Verilog HDL的数字可以用___________,_____________,____________和___________4种不同数制来表示.

9． Verilog HDL的字符串是用双引号括起来的_________,它必须包含在___________. 10． Verilog HDL的简单标识符可以是字母,数字，下划线\和货币符号\等符号组

成的任意序列,但首字符不能是________.

11． Verilog HDL的标识符的字符数不能多于___________个. 12． 在定义Verilog HDL的标识符时.大小写字母是________的. 13． 如果Verilog HDL操作符的操作数只有1个,称为________操作;如果操作符的操作数有2个,称为________操作;如果操作符的操作数有3个,称为__________操作.

14． 在进行Verilog HDL的位运算时,当两个操作数的位宽不同时,计算机会自动将两个操作数按______对齐,位数少的操作数会在高位用________补齐.

15． 在进行Verilog HDL的关系运算时,如果关系是真,则计算结果为_________;如果关系是假,则计算结果是___________;如果某个操作数的值不定,则计算结果为________________.

16． 在Verilog HDL的\与缩减\运算中,只有操作数中的数字全为_______时,结果才为1.

17． Verilog HDL的条件操作符\的操作数有____个.

18． Verilog HDL的变量分为__________和____________两种. 19． Verilog HDL的register型变量是一种数值容器,不仅可以容纳_____,也可以保持___,这一属性与触发器或寄存器的记忆功能有很好的对应关系.

20． 在Verilog HDL中register型变量有_____,_____,____和____4种.

21． Verilog HDL的连续赋值语句的关键字是_______,赋值符号是_____________. 22． 在Verilog HDL的阻塞赋值语句中,赋值号”=”左边的赋值变量必须是__________型变量.

23． 在Verilog HDL的非阻塞赋值语句中,赋值号是________,赋值变量必须是_________型变量.