VHDL语言设计竞赛抢答器毕业论文

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6)全方位地利用计算机自动设计、仿真和测试技术。 7)对设计者的硬件知识和硬件经验要求低。 8)高速性能好。

9)纯硬件系统的高可靠性。

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图3.EDA设计流程

2.4 Quartus II

2.4.1 Quartus II 简介

Quartus II是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。

Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点[10]。

Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第

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方EDA工具。

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三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三

此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。

Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法[11]。

Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。

Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添 了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。支持MAX7000/MAX3000等乘积项器件。 2.4.2 Quartus II主要特点

1).Quartus II支持其他公司所提供的EDA工具接口。 2).提供了与结构无关的可编程逻辑设计环境。

3).提供丰富的库单元供设计者调用，其中包括74系列的全部器件和多种特殊的逻辑功能器件。

4).软件支持硬件描述语言设计输入选项，包括VHDL、Verilog HDL和Altera自己的硬件描述语言AHDL。

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3 设计思路与系统结构

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作为现代集成电路设计的重点与热点，FPGA设计一般采用自顶向下、由粗到细、逐步求精的方法。设计最顶层是指系统的整体要求，最下层是指具体的逻辑电路实现

[12]

。自顶向下是将数字系统的整体逐步分解为各个子系统和模块，若子系统规模较大

则进一步分解为更小的子系统和模块，层层分解，直至整个系统中各子模块关系合理、便于设计实现为止。本文运用EDA中的Ouartus II作为软件开发平台，设计了一款基于FPGA的智力竞赛抢答器。

3.1 课题研究的内容

1)、设计一个可容纳4组参赛的数字式抢答器，每组设一个按钮，供抢答使用。 2)、抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。 3)、设置一个主持人“复位”按钮。

4)、主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯显示抢答组别，扬声器发出2-3秒的音响。

5)、设置一个计分电路，每组开始预置100分，由主持人记分，答对一次加10分，答错一次减10分。

3.2 设计思路

本系统设计一个智力竞赛抢答器要求具有四路抢答输入，能够识别最先抢答的信号，显示该台号；对回答问题所用的时间进行计时、显示、超时报警同时具有复位功能和倒计时启动功能。在设计过程中先将系统模块化，然后逐步实现，系统设计原理图如图4。

图4 抢答器系统原理图

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3.3 电子抢答器的设计

3.3.1 功能模块划分

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根据对抢答器的功能要求 ，把要设计的系统划分为六个功能模块：抢答信号判别模块，锁存模块，转换模块，扫描模块，定时与报警模块，译码与显示模块。 3.3.2 功能分析

判断模块：该模块用以判断各选手抢答的先后，记录最先抢答的选手号码并不再接受其它输入信号。

锁存模块：该模块用以锁存最先抢答的选手号码，以便输出显示。 转换模块：该模块用来将抢答选手的信息转换为二进制数，以便译码显示。 扫描模块：该模块主要用来扫描显示数据，扫描频率可以调整，便于动态显示。该模块主要完成两个任务：扫描信号的建立和数码管的选择[13]。

定时与报警模块：该模块用来对选手进行答题限时，答题时间到后输出报警信号。 译码与显示模块：对数据进行译码送出数码管显示。该模块主要任务是完成二进制数到段码的转换。二进制数主要记录最先抢答的选手号码和时间信号，显示结果由3个数码管经过扫描信号依次点亮[14,15]。 3.3.3 模块的设计

根据上述分析设计了各功能模块问的结构关系，如图5。各个模块存MAX+PLUSⅡ环境下用VHDL语言来实现，顶层文件采用原理图输入。

FENG模块是抢答判断模块，在各个选手1，2，3，4抢答操作后，将四路信号相与，并送出高电平Q 给锁存器，锁存当时的按键状态，由于抢答信号是低电平有效，故相与后的结果可以识别最先抢答选手，由于没有时钟同步，所以锁存的延时时间只是硬件延时时间，从而实现锁存错误的概率接近零。

LOCKB模块是锁存器模块，在任一选手按下按键后锁存，锁存的同时送出AIM信号。clr信号为0时，d1，d2，d3，d4的输出都为0；当c1r信号为1时，将dl赋给q1，d2赋给q2，d3赋给q3，d4赋给q4，同时将alm输出为高电平。

COUNT模块是定时模块，实现答题倒计时，在计满100S后送出报警提示。设计中100S时间用00到99表示，显示分为高位h，底位l，另外还有限时报警sound。设计时先将低位从9开始逐一自减，当到0时高位自减1，也就是低位每减少1O，高位就减少1。当高位从9减少到0时，报警就输出高电平。

CH31A模块为扫描模块，轮流送出需要显示的数据。当sel为000时，将d1赋值给