象棋定时计数器 - 图文

一. 设计思路及其方案

设计并调试象棋竞赛计时器；

甲、乙共同2小时内下某步棋无时间限定，设计加计时电路；

以数字形式显示已用时间×时××分×× 秒，给出开始下快棋提示音，同时自动启动快棋读秒电路，启动后能继续计总时间。

2小时规定用时后开始下快棋，每步棋限时80秒，计时器开始读秒；

设计80秒读秒倒计时电路，电路递减计时为每隔一秒，计数器减一。以数字形式显示倒计时时间。

下快棋用时超过80秒，下快棋用时少于80秒，手动重新启动读秒倒计时电路；外设置控制开关，控制计时器的直接清零，启动；能自动和手动实现甲、乙读秒转换；要求显示下棋状态是甲还是乙。

译码驱动电路 （两个六十进制加法 一个十进制加法） （两个或非门） (八十进制减法电路) 两小时计数器 信号 保存信号 （两个小时后能计总时间） 80秒倒计时 SR锁存器 重置 暂停 (一个二进制加法1代表甲0代表乙) Clk 1

甲 乙 这里我们用6个74ls160芯片,2个74ls20芯片,1个74ls00芯片，1个74ls04芯片分别设计上图的两个六十进制加法电路和一个十进制加法以及表示甲乙的的二进制加法电路。

2个74ls192芯片和一个74ls08设计一个八十进制减法电路。 2个74ls02设计一个SR锁存器

以及2个74ls04芯片实现进制之间的连接

二.单元电路设计及其仿真

1.两个小时计数器（能计棋局总时间）

该计时电路由两个六十进制加法和一个十进制加法电路以及译码器组装而成（可暂

（1）六十进制加法电路

这里采用的是74ls160同步十进制加法计数器，将其输入端全部置零，个位输出端的Qa和Qd以及十位输出端的Qc和Qa接至74ls20与非门返回到置数端。当该计数器从0加到

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59时会启动置数功能，从而实现60进制的加法循环。 （2）十进制加法电路

这里也是采用同步十进制加法计数器74ls160,将其输入端置零，输出端Qa和Qd接至74ls00与非门返回至置数端，从0加至9时启动置数功能，从而实现十进制加法。

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（3）译码电路

这里用到了1个7448共阴极译码器和1个8管显示器 （4）仿真结果

从秒到分钟，分钟到小时均能正常进行

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