基于VHDL的数字闹钟设计 - 图文

展望与总结

致 谢

在论文完成之际，我首先向关心帮助和指导我的指导老师许金星表示衷心的感谢并致以崇高的敬意！

在论文工作中，遇到了许多难题，一直得到许金星老师的亲切关怀和悉心指导，使我不断进步。许金星老师以其渊博的学识、严谨的治学态度、求实的工作作风和他敏捷的思维给我留下了深刻的印象，我将终生难忘。再一次向他表示衷心的感谢，感谢他为学生营造的浓郁学术氛围，以及学习、生活上的无私帮助! 值此论文完成之际，谨向许金星老师致以最崇高的谢意!

在学校的学习生活即将结束，回顾两年多来的学习经历，面对现在的收获，我感到无限欣慰。为此，我向热心帮助过我的所有老师和同学表示由衷的感谢!

特别感谢我的师姐吴谦谦对我的学习和生活所提供的大力支持和关心!还要感谢一直关心帮助我成长的室友 邓森、王蒙！

在我即将完成学业之际，我深深地感谢我的家人给予我的全力支持！ 最后，衷心地感谢在百忙之中评阅论文和参加答辩的各位专家、教授!

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致谢

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参考文献

参考文献

1. 张竹生.微分半动力系统的不变集[D]:[博士学位论文].北京:北京大学数学系,1983

2. 刘君，常明，秦娟，基于硬件描述语言（VHDL）的数字时钟设计，天津理工大学学报，2007，第23卷 第4期，40-41

3. 廖日坤，CPLD/FPGA嵌入式应用开发技术白金手册，中国电力出版社，2003，212-218。

4. 王开军,姜宇柏，面向CPLD/FPGA的VHDL设计,机械工业出版社,2006，28-65。 5. 赵保经，中国集成电路大全，国防工业出版社,1985。

6. 高吉祥，电子技术基础实验与课程设计，电子工业出版社，2002。 7. 吕思忠，数子电路实验与课程设计，哈尔滨工业大学出版社，2001。 8 谢自美，电子线路设计、实验、测试，华中理工大学出版社，2003。 8. 赵志杰，集成电路应用识图方法，机械工业出版社，2003，35-40。 9. 张庆双，电子元器件的选用与检测，机械工业出版社，2003。

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附 录

附录1 部分模块代码

（1）分频器关键代码

entity div22118400 is port(clk:in std_logic; f1hz:out std_logic); end div22118400;

architecture behave of div22118400 is signal temp: integer range 0 to 22118399; begin

process(clk) begin

if rising_edge(clk) then temp<=temp+1; if temp>=22118399 then f1hz<='1'; else f1hz<='0'; end if; end if; end process;

end behave;

（2）闹钟模块关键代码

entity alarm_set is

port(rst,hz1:in std_logic; alarm,ok:in std_logic; sec_tune:in std_logic; min_tune:in std_logic; hour_tune:in std_logic;

sec,min:out integer range 0 to 59; hour: out integer range 0 to 23);

end alarm_set;

architecture behave of alarm_set is

signal sec_temp,min_temp: integer range 0 to 59; signal hour_temp:integer range 0 to 23; begin

tuning:process(rst,hz1,alarm,ok) begin

if rst='1' then sec_temp<=0;min_temp<=0;hour_temp<=0; elsif rising_edge(hz1) then

if alarm='1' and ok='0' then

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