CMOS乘法器版图设计与仿真 - 第1章-第4章

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第4章 四位乘法器的设计

4.1 四位串行乘法器的设计

使用Cadence中的schematic composer工具进行原理图工具设计原理图如图4-1：

图4-1 四位串行乘法器的原理图

将原理图生成symbol如图4-2：

图4-2 四位串行乘法器symbol图

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建立测试原理图如图4-3：

图4-3 四位串行乘法器的测试原理图

使用Cadence中的spectre仿真工具进行仿真，得到如下波形：

由波形图可以看出，可以看出，输入（/net54）与各个输出（z7-z0）的延时分别为：(输入上升延时和下降延时均为50ps)

表4-1 四位串行乘法器输入输出延时

/net54 延时

Z7 1850ps 1825ps Z6 2320ps 2295ps Z5 3430ps 3405ps Z4 x 25ps x Z3 x x Z2 x x Z1 x x Z0 265ps 240ps 其中，表4-1中的x表示未翻转的输出信号

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图4-4 四位串行乘法器的仿真波形

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使用Virtuoso Layout Editor工具生成版图：

图4-5 四位串行乘法器的版图设计

使用DRC命令确认无规则错误后，对版图进行寄生参数提取，并使用LVS命令对比所提取的寄生参数图和原理图，得到结果如图4-6：

图4-6 四位串行乘法器LVS结果