CMOS乘法器版图设计与仿真 - 第1章-第4章

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图3-14 一位全加器LVS结果

方案一与方案二比较：

由上面对两种电路的仿真结果可以看出，在输入同等的情况下，与输入A相比：方案一的延时为264（S），205（C），而方案二的为421（S），301（C）。在方案一中C输出的上升时间大概是289ps-187ps=102ps，其下降时间大约为6.47ns-6.24ns=0.23ns=230ps；而S输出的上升时间大约为244ps-199ps=45ps，其下降时间大约为2.7ns-2.3ns=0.4ns=400ps；在方案二中，输出C的上升时间大约为467ps-216ps=251ps，下降时间大约为2.39ns-2.24ns=0.15ns=150ps；而输出S的上升时间则大约为

表3-4 方案一和方案二的时序和面积比较

710ps-278ps=432ps，下降时间大约为

2.86ns-2.42ns=0.44ns=440ps。

单位DelayDelay(C) Rising Falling Rising Falling （ps） （S） Time(S) Time(S) Time(C) Time(C) CSA 264 205 45 400 102 230 CLA

421 301 432 440 251 150 Area 23341.25um2886.84um 2可以看出，方案一速度比方案二快，但是耗用的面积也就增加了，单一使用其中任何一种加法器效果都不会太好，因此，本设计采取了一个折中的方法，在乘法器设

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计中，关键路径中使用方案一（加法器阵列中使用），而方案二则作为最后产生结果的加法器。

3.3 一位半加器的设计与仿真

表达式：

S?A?B

3.1.3-1

C?AB 3.1.3-2 真值表：A，B数据输入，C为进位输出，S为和输出

表3-5 一位半加器的真值表 A 0 0 1 1 B 0 1 0 1 C 0 0 0 1 S 0 1 1 0 根据逻辑表达式，使用Cadence schematic composer设计的原理图如图3-15所示。

图3-15 一位半加器的原理图设计

使用Cadence中的Spectra仿真工具进行原理图仿真，输入脉冲信号的上升时间和下降时间均为50ps，得到仿真结果如图3-16所示。

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图3-16 一位半加器的仿真波形图

从图3-16中的仿真结果分析得出，输出C（cout）的上升时间和下降时间分别约为：280ps-172ps=108ps和2.33ns-2.22ns=0.11ns=110ps，其延时大约为219ps-25ps=194ps；而输出2.43ns-2.16ns=0.27ns=270ps

使用Virtuoso Layout Editor工具生成版图如图3-17所示。

S和

的上升时间和下降时间分别为：6.7ns-6.28ns=0.42ns=420ps，其延时为

2.24ns-0.025ns=2.215ns=2215ps。

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图3-17 一位半加器的版图设计

LVS结果如图3-18所示。由结果可知，所设计的版图和原理图相匹配。此版图设计中，共使用了18个晶体管（N、PMOS各一半），占用的芯片面积为：

48.75um?29.7um?1447.875um。

2

图3-18 一位半加器的LVS结果