半定制设计——74LS169计数器功能模块

1 功能描述及电路设计

1.1 电路性能

四位二进制同步计数器74LS169真值表见下图1.1.其中LD为置数端，当其为低电平时，输出置成d1，d2，d3，d4。CTt(ENt)和CTp(ENp)为两个计数控制端。U/D为计数控制方式，当其为高电平时进行加计数，当其为低电平时进行减计数。RPPLE CARRY OUT为进位端，当计数溢出时，其为低电平。

表1.1真值表 输 入 LD 0 1 1 1 1 ENp ENt x 0 0 1 x x 0 0 x 1 U/D x 1 0 x x 输 出 Clk 1 1 1 x x D0 D1 D2 D3 Q0 d0 x x x x d1 x x x x d2 x x x x d3 x x x x d0 Q1 Q2 d1 d2 Q3 d3 加计数 减计数 保 持 保 持 1.2 电路接口

74ls169电路有时钟信号，置数控制信号，计数控制信号，计数方式控制信号等信号。具体接口如下表1.2所示。

表1.2 接口信号表

名称 clk LD Ent/ENp U/D IO属性 in in in in 描述 时钟输入端 输入信号1bit，置数端 输入信号1bit，计数控制端 输入信号1bit，加/减计数方式控制端 备注 上升沿有效 低电平有效 低电平有效 高电平加计数 低电平减计数 din[3:0] in 输入信号4bit d1 d2 d3 d4 2

dout[4:0] out 输出信号4bit Qa Qb Qc Qd 1.3 电路结构

依照功能，74ls169电路的功能框图如下所示。

图1.1 电路功能框

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2 功能仿真

这里使用Mentor公司的Modelsim，Modelsim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。

2.1仿真的功能列表

功能仿真针对每一条设计需要实现的功能进行。设计中要求实现的、需要仿真列表如下：

1) 时钟信号——当有时钟时电路正常工作；没有时钟信号时，除复位外

所有的输入没有响应，所有的输出没有变化。

2）置数功能——当置数控制信号有效时，当前输出为预置值。 3) 加计数功能——当计数方式控制信号为高电平时进行加计数。 4）减计数功能——当计数方式控制信号为低电平时进行减计数。 5）保持功能——当计数控制信号为低电平时保持当前计数。 6）进位功能——当计数溢出时，进位为低电平。

2.2 顶层仿真平台与激励

仿真激励的构造是针对需要验证的功能的，测试文件为ls74_169_tb.v,将ls169.v中的激励信号引入，加载到例化的功能模块中，这里采用查看波形的方式确认输出是否正确。激励直接测试输出是否符合74ls147真值表的真值关系。需要查看的波形的功能有以下内容：输入波形是否符合激励设定的值；输出是否符合期待的功能。

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2.3 电路功能仿真结果

1）置数功能，这里置数值为9（1001）,当ld信号为低电平时，dout输出则为9。如下图3.2.1所示：

图 3.2.1

2）加计数功能，当ud信号为高电平时，进行加计数，如下图3.2.2所示：

图3.2.2

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