Verilog fpgA程序课程设计

课题一

一，设计一个可控的100进制可逆计数器，要求用实验箱下载。 （1） 计数器的时钟输入信号周期为200ns。 （2） 以十进制形式显示。

（3） 有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用下，

计数器具有复位、增或减计数、暂停功能。

clr plus minus 功能 0 × × 复位为0 1 1 0 递增计数 1 0 1 递减计数 1 1 1 暂停计数 二，设计思路：

由题目可知，可逆计数器有四种工作模式，即清零，加计数，减计数和暂停。由此，我想到有case语句，这也是整个程序的核心。

三，源代码

module updown_count(qout,reset,clk,plus,minus); output[7:0] qout;/*定义一个8位的输出，其目的是 低四位和高四位分别表示计数器的个位和十位。*/

input clk,plus,minus,reset;//定义四个输入，时钟，加计数，减计数和清零 reg[7:0] qout;//qout的数据类型为寄存器型

always @(posedge clk)//当clk上升沿到来时执行一遍下列程序 begin

if(!reset) qout<=0;//当reset为低电平时，计数器执行清零功能，否则跳过 else begin

case({minus,plus})//case语句模块，包含加，减和暂停四个模块 2'b10:

if (qout[3:0]==0)//判断个位是否为零，若不为零，跳到个位减一 begin

qout[3:0]<=9;//给个位赋值

if(qout[7:4]==0) qout[7:4]<=9;//判断十位是否为零，并且给十位赋值 else

qout[7:4]<=qout[7:4]-1;//由于个位赋9，相当于向十位借一，因而十位减一 end else

qout[3:0]<=qout[3:0]-1;//个位减一

/*这一部分是减计数模块，其思路是：首先判断个位是否为零，若为零， 则执行后面的程序，个位直接赋9，并且十位减一；否则个位减一*/ 2'b01:

if (qout[3:0]==9)//判断个位是否为9，否则跳到个位加一 begin

qout[3:0]<=0;//若上面个位为9判断成立，则给个位赋值

if(qout[7:4]==9) qout[7:4]<=0;//判断十位是否为9，若为9，则赋0 else

qout[7:4]<=qout[7:4]+1;//若十位不为9，十位加一 end else

qout[3:0]<=qout[3:0]+1;//个位加一

/*这一部分是加计数模块，首先判断个位是否为9，若不为9，个位加1；否侧，再判断十位是否为9，

若为9，十位赋0，否侧十位加1。*/ 2'b11:

qout[7:0]<= qout[7:0];//暂停计数模块

endcase/*整个case语句模块，当minus为1plus为0时，执行减计数;minus为0plus为1时;

执行加计数;minus为1plus为1时,暂停。*/ end end endmodule

三，波形仿真图

由仿真波形图可以看出，当reset为0时，清零；当plus为0，minus为1时，做减计数；当plus为1，minus为0时，做加计数；当plus为1，minus为1时，保持不变。验证可逆计数器的逻辑功能正确。

四，建立一个顶层文件

当仿真正确时，在图形界面上进行打包工作，在上方工具栏中选File/Create Defaul Symble。然后建立一个新的图形输入文件（.gdf），但存档目录仍然为第一次建立的文件夹，在输入图形界面上双击鼠标左键，会出现下图所示的对话框：

在 Symbol Files选项下就是做好的模块，然后连续构成完整的顶层文件:

四，下载

1．译码模块介绍：由于提供实验箱的七段显示器是扫描形式工作，需要进行译码以及选择扫描。先介绍该模块，模块如图：

该模块由三个部分组成，包括1个8进制计数器，一个3—8数据选择器及七段显示译码器