卷积码差错控制系统的仿真

图2-3 (2,1,3)卷积码编码器

图2-4 (2,1,3)卷积码状态图

示。维特比译码需要利用图来说明移码过程。根据卷积码画网格的方法，我们可以画出该码的网格图，如图2-5所示。该图设输入信息数目L=5，所以画L+N=8个时间单位，图中分别标以0至7。这里设编码器从a状态开始运作。该网格图的每一条路径都对应着不同的输入信息序列。由于所有可能输入信息序列共有2kL个，因而网格图中所有可能的路径也为2kL条。这里节点a=00，b=01，c=10，d=11。

图2-5 (2,1,3)卷积码网格图

设输入编码器的信息序列为(11011000)，则由编码器对应输出的序列为Y=(1101010001011100)，编码器的状态转移路线为abdcbdca。若收到的序列R=(0101011001011100),对照网格图来说明维特比译码的方法。

由于该卷积码的约束长度为6位，因此先选择接收序列的前6位序列R1=(010101)同到达第3时刻的可能的8个码序列(即8条路径)进行比较，并计算出码距。该例中到达第3时刻a点的路径序列是(000000)和(111011)，他们与R1的距离分别为3和4；到达第3时刻b

点的路径序列是(000011)和(111000)，他们与R1的距离分别为3和4；到达第3时刻c点的路径序列是(001110)和(110101)，他们与R1的距离分别为4和1；到达第3时刻d点的路径序列是(001101)和(110110)，他们与R1的距离分别为2和3。上述每个节点都保留码距较小的路径作为幸存路径，所以幸存路径码序列是(000000)、(000011)、(1101001)和(001101)，如图2-6所示。用于上面类似的方法可以得到第4、5、6、7时刻的幸存路径。

图2-6

维特比译码第3时刻幸存路径

需要指出的是，对于某个节点，如果比较两条路径与接收序列的累计码距值相等时，则可以任意选者一条路径作为幸存路径，吃时不会影响最终的译码结果。在码的终了时刻a状态，得到一条幸存路径。如果图2-7所示。由此可看到译码器

图2-7

第8时刻幸存路径

输出是R’=(1101010001011100)，即可变换成序列(11011000)，恢复了发端原始信息。比较R’和R序列，可以看到在译码过程中已纠正了在码序列第1和第7位上的差错。当然如果差

错出现太频繁，以致超出卷积码的纠错能力，还是会发生纠误的。 二、

仿真过程

3.1 仿真模拟框图

图3-1 总电路框图

说明：信源模块对随机二进制信号进行卷积码和二进制相位调制，输出基带调制信号；

信道模块是一个有噪声信道；信宿模块对调制信号进行软判决译码，得到原始信息序列，并且计算调制信号的误码率。

图3-2 信源模块电路框图

图3-3 信道模块电路框图

图3-4 信宿模块电路框图

3.2 各部件的配置

1）Bernoulli Binary Generator伯努利发生器（贝努利二进制序列产生器）的参数设置

2）Convolutional Encoder（卷积码编码器）的参数设置