altera - DSP - test笔记

DSPBuilder 笔记

设计方法：

1. 输入输出都需要指定的输入和输出模块。这点和Xilinx的DSPTool很类似。输入模块可

以定义输入的位宽，数据类型，指定时钟等。可以理解为Vlog中的端口的定义。输出端的后面不应该在出现其他Altera的模块。

2. 整个系统一般都需要有时钟模块。这里主要有Clock，Clock_Derived，PLL。（当有两个

Clock时，如何使用PLL？？）。

3. 层次设计：使用simulink基本库中的subsystem模块来搭建子系统。Device模块不能放

在激励层。

4. DDC基本模块NCO，一个比较难理解的参数设置：Phase increment and inversion。如该

值的默认值[1,1,1,1]*2^24/5.5+(0*2^24)+(0*2^25)。其中向量的长度表明通道的个数。向量的值可以是复数。其中的24表示相位累加器的位宽，要和参数Accumulator Bit Width一致。可以参考公式：

phaseincrementvalue?(Frequency)*2(AccumulatorBitWidth)/(OutputDataRate)。后面的

两个参数是sin和cos输出波形是否翻转。

管脚phase：主要是来确定相位偏移量，也就是在原来对应的channel查找表地址加上 该值，一般设为0。

管脚sync还没弄明白是什么作用？（估计就是channel号），因为直接拿chan与phase 管脚很难同步。

5. 每个模块的内部参数都可以通过Edit params定义，每个模块的参数设定地址MAP建议

通过Edit params设定。比较复杂的参数，建议不要在Edit中定义，不利于硬件的实现。 6. 中频信号：假如一个中频信号频点为60MHz，带宽为10MHz，根据通带采样定理：

Fs>=2W=20MHz, Fs=2(Fh+Fl)/(2n+1)=240/(2n+1); n=5。可以将频带搬到基带附近。再利用DDC将信号搬到基带。（采样率过低会导致DDC混频时的频谱重叠，也就是说并不是n取的越大越好。赵晓红）Fs>=4W=40MHz。n=2。Fs=48MHz。这种情况下，混频后不会出现混叠。

7. DDC基本模块Mixer，参数input rate for channel: 一般与NCO的输出采样频率一致。 8. 在构造激励时，非常有用的模块convert，用来对输入数据类型进行转换。在使用FDATool

时，推荐使用频率表示的方法，这样有利于分析。B-FFT示波器建议手动设置其输入频率。有利于分析和观察。

9. 滤波器的参数可以通过FDATool工具直接得到。用load命令和fi()命令。 10. 如果用到抽取滤波器，那么用B-FFT之间必须加一个downsample模块。

11. DecimateFIR滤波器的输入速率和通道数有关。Altera根据前一模块的数据和输入速率

来计算通道数目，如果通道数×单通道速率大于主时钟，那么输出为并行，否则为时分。

模块说明：

1. Decimating CIC模块：支持多通道的降速率的CIC滤波器。适用与无线系统的下变频系

统中。输入端和系数都是定点。输出为全精度，需要用Scale模块进行数据位宽的转化。CIC抽取模块的系数一定，带内增益不平坦。一般后面需要加一个补偿滤波器。在现在的设计方法中很用。一般用Decimating FIR，该模块的参数可变，我们可以知道频谱响

2. 3. 4. 5.

应。

EditParams模块生成方法：在help里面打edit params，有详细说明。

Control模块：基本不用改。一般必须放在设计顶层。内部的参数为全局参量。 Signal模块：clockrate等参数可以在Edit params中设定。 其中频率单位为MHz。 RegField模块：主要是可以设置参量，达到实际系统的CPU可配。