系统结构实验报告二

dtlb.hits 57473 # total number of hits dtlb.misses 10 # total number of misses

dtlb.replacements 0 # total number of replacements dtlb.writebacks 0 # total number of writebacks dtlb.invalidations 0 # total number of invalidations dtlb.miss_rate 0.0002 # miss rate (i.e., misses/ref)

dtlb.repl_rate 0.0000 # replacement rate (i.e., repls/ref) dtlb.wb_rate 0.0000 # writeback rate (i.e., wrbks/ref) dtlb.inv_rate 0.0000 # invalidation rate (i.e., invs/ref)

ld_text_base 0x00400000 # program text (code) segment base ld_text_size 91744 # program text (code) size in bytes

ld_data_base 0x10000000 # program initialized data segment base

ld_data_size 13028 # program init'ed `.data' and uninit'ed `.bss' size in bytes

ld_stack_base 0x7fffc000 # program stack segment base (highest address in stack)

ld_stack_size 16384 # program initial stack size

ld_prog_entry 0x00400140 # program entry point (initial PC)

ld_environ_base 0x7fff8000 # program environment base address address ld_target_big_endian 0 # target executable endian-ness, non-zero if big endian

mem.page_count 33 # total number of pages allocated

mem.page_mem 132k # total size of memory pages allocated mem.ptab_misses 34 # total first level page table misses mem.ptab_accesses 1544745 # total page table accesses

mem.ptab_miss_rate 0.0000 # first level page table miss rate

我们主要关注上述结果中粗体及下划线的部分性能指标。以下的性能比较即以上述指标为依据。

5.1cache容量不变，改变块大小和组数。实验结果如下表1：

cache容量=16384，相联度为2，置换算法LRU

表1

组数 块大小 总访问数 命中数 命中率 替换率 128 256 512 1024 128 64 32 16 57483 57483 57483 57483 57021 57186 56941 56470 0.9920 0.9948 0.9906 0.9824 0.0001 0.0001 0.0001 0.0001 分析结果：从表中可以看出，组数为256，块大小为64时，cache的命中率最高。增大组数或者增大块大小后，cache的性能都有所下降。

故cache容量一定时，并不是一味地增大块大小或一味地提高组数就可以提高命中率，需要再块大小和组数这两个参数上面做个均衡。通过实验来得出最佳搭配。

5.2块大小和组数不变，改变相联度，实验结果如下表2：

组数:256;块大小：32;置换算法：LRU

表2

相联度 2 4 8 16 总访问数 57483 57483 57483 57483 命中数 56925 56941 56941 56941 命中率 0.9903 0.9906 0.9906 0.9906 替换率 0.0022 0.0000 0.0000 0.0000 分析：我们从理论分析上可以知道，提高相联度是可以提升cache的命中率的（降低失效率），但是会增大命中时间。从表中的数据可以看出，相联度从2提升到4时，命中率有所提高。但是，相联度从4继续提升到8、16时，命中率已经不再变化。说明相联度为4，对cache性能的提高已经达到“饱和”状态。如果一次设计cache的话，显然相联度为4即可。

在实际考虑相联度的时候，还要考虑命中时间的问题，及cache的平均访存时间。

5.3改变替换算法，实验结果如下表3：

组数：256；块大小：32；相联度：2

表3

替换算法 LRU RANDOM FIFO 总访问数 57483 57483 57483 命中数 56925 56919 56898 命中率 0.9903 0.9902 0.9898 替换率 0.0022 0.0023 0.0038 分析：从表中数据可以看出，LRU算法的性能和RANDOM算法的性能几乎接近。FIFO算法的性能比较差。

RANDOM算法的性能比我们预想的要好，此外RANDOM算法的实现也很简单。这对我们设计cache来说，是一个意外的好结果。

六、总结

通过这次实验，我对cache的性能影响因素：组数，块大小，相联度，替换算法等有了更直观的理解。对课堂学习的知识理论也进行了一定的验证。更加坚定了实验才是检验知识的良方。