当前位置：首页 > 100MHz等精度频率计设计(基于Verilog HDL)
信号1超前被测信号2的部分计数。用CNT4/CNT3 *180即被测信号1和被测信号2的相位差，但有一个限制，就是被测信号1和被测信号2的占空比都为50%。
原理图：
原理图仿真：
频率：
占空比：
相位差：
mySZQLJ ：下载用的顶层文件 test ：仿真用的顶层文件 KEY ：按键模块，用于按键消抖
DFF1 ：D触发器，用于等待被测信号上升沿 PL ：用于产生测试信号
LPM_PLL ：用LPM生成的锁相环，用于倍频 couter32 ：32位计数器
process ：用于选择数据输出及数据计算 MUX ：4选1选择器，选择输出计数器的值 SMG ：驱动4个7段数码管
mySZPLJ 顶层文件
KEY模块
加入按键模块是为了防止按键抖动，同时实现TOGGLE，即按一下开始计数，再按一下计数结束。
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