串行的8421BCD码转换成串行余3码的逻辑系统的设计

串行的8421BCD码转换成串行余3码的

逻辑系统设计

一、摘要

本文将设计一个串行的8421BCD码转换成串行余3码的逻辑系统。其可实现基本要求如下：8421码作为串行输入，余三码作为串行输出。每四个时钟周期完成一位十进制的转换。 二、设计思路

我们将该逻辑系统大致分为三个模块: 1、输入模块 2、转换模块 3、输出模块

这样串行输入的8421码经输入模块后并行输出，通过转换电路转换成余三码，并行的余三码再通过输出模块串行输出。

8421码 输入模块 转换模块 输出模块 余三码 三、具体方案 1、输入模块：

采用移位寄存器74LS194作为输入，右移位SR作为串行输入口，Q0、Q1、Q2、Q3作为四个并行输出口。经过4个时钟周期，得到一组8421码（一位十进制）。

CP（时钟信号） SR（信号输入） S1（置‘0’）Q0 S0（置‘1’）Q1 Q2 Q3 74LS194 2、转换模块

该部分我们有如下两种方案： 方案一：

写出8421BCD码转换成串行余3码的真值表，通过卡诺图化简得出转换电路。 真值表：

8421码 Q3 0 0 0 0 0 0 0 0 1 1 Q2 0 0 0 0 1 1 1 1 0 0 Q1 0 0 1 1 0 0 1 1 0 0 Q0 0 1 0 1 0 1 0 1 0 1 D 0 0 0 0 0 1 1 1 1 1 C 0 1 1 1 1 0 0 0 0 1 余三码 B 1 0 0 1 1 0 0 1 1 0 DCBA

QQ 1000 Q3Q2 00 01 11 10 0011 0111 d 1011 A 1 0 1 0 1 0 1 0 1 0 卡诺图化简： 将真值表中各 值填入卡诺图

01 0100 1000 d 1100 11 0110 1010 d d 10 0101 1001 d d 可得出化简后函数为： D= Q1Q2+ Q0Q2+ Q3 C= Q2，Q1+ Q2，Q0+ Q1，Q0，Q2 B= Q1，Q0，+ Q1Q0 A= Q1，Q0，+ Q1Q0，

通过各个函数表达式可用逻辑门电路搭建转换电路。 方案二：

8421BCD码到余三码转换只需要将8421BCD码加0011即可，这样我们可以直接利用加法器进行转换。

D C BA CO 74LS283 CI Q3Q2Q1Q00 0 1 1 方案一中所用的门电路较多，设计复杂，且各端输出延迟也不等，所以我们采用方案二。 3、输出部分

输出段我们采用74LS163构成一个模四的计数器，采用多路复用器对四个数据Q3Q2Q1 Q0选择输出，从而得到串行输出的余三码。

CP（时钟信号） Cr（清零端） QA QB QC QD 74LS151 A B C D0 Y D1 D2 D3 Y D4 D5 D6 D7 74LS163 Q3 Q2 Q1 Q0 我们于是可从Y端口得到串行输出 的余三码。 四、电路设计

考虑到电路的稳定性，我们在输出部分和输入部分之间加上一74LS175（D触发器）来接受移位位寄存器数据，我们设计的电路原理图如下：其中时钟信号clk4是clk的四分频。