《单周期CPU的设计与实现》-实验指导书

计算机组成原理实验单周期CPU的设计与实验

2. 实验环境

2．1硬件平台

本实验所需的硬件主要有：PC计算机和FFPEG实验开发板，具体要要求如下：

1. IBM PC及兼容计算机：内存≥1GB，硬盘空间≥30GB 2. FPGA开发套件，本实验采用的是Anvyl Spartan6/XC6SLX45 3. USB连接线

Anvyl Spartan6/XC6SLX45的主要特点：

? 通用输入接口

14个LED：8个红色，2组“红绿灯”模式8个滑动开关 4个按键

6个7段数码管

2组拨码开关（一组4个） ? 音频接口：I2S Codec接口 ? 视频接口

HDMI输出接口

12比特VGA接口（800×600），使用无源电阻网路 ? USB接口

USB1：JTAG编程及UART

USB2/3：USB设备接口，可接HID设备或U盘 ? 片外存储器

DDR2：256MB SRAM：2MB QSPI Falsh：32MB ? OLED：128×32蓝色显示

? LCD液晶屏：480×272全彩色液晶触摸屏 ? Clock：100MHz单端CMOS晶振

2．2 软件平台

1. 操作系统：Windows XP、Win 7；

2. 开发平台：Xilinx ISE Design Suite 13.4集成开发系统； 3. 编程语言：VerilogHDL硬件描述语言。

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2．3 实验主要仪器设备连接框图

实验主要仪器设备的连接框图如图2-1所示。

图2-1 主要实验仪器设备连接图

通过USB连接线将实验开发板与PC计算机连接，USB线的一端接在计算机上任一USB接口上，另一端接在实验板的JTAG（Joint Test Action Group；联合测试行动小组）接口上。

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3. 实验原理

3．1 概述

单周期（Single Cycle）CPU是指CPU从取出1条指令到执行完该指令只需1个时钟周期。

1个时钟周期

Clock

指令0 指令1 指令2 指令4 指令5 图3-1 时钟周期和单周期CPU指令的执行

一条指令的执行过程包括：取指令→分析指令→执行指令→保存结果（如果有的话）。对于单周期CPU来说，这些执行步骤均在一个时钟周期内完成。

3．2 单周期CPU的总体电路

本实验所设计的单周期CPU的总体电路结构如图3-2所示。

Clock 图3-2 单周期CPU总体电路

sa imm addr S A PC Do 4 op func m2reg pcsource wmem aluc shift aluimm Wreg 0 regrt sext jal Write A_data A_addr B_addr S f W_addr B_data Data B S << S A Control Unit + rs rt rd + Zero ALU Result 1 2 3 Inst Mem We A Do Data Mem Di S e <<

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本实验所设计的CPU主要组成部分有：运算器（ALU）、控制器（Control Unit）、寄存器堆（Register Files）、取指电路及相关基础部件（如选择器）等构成。

3．3 MIPS指令格式

MIPS指令系统结构有MIPS-32和MIPS-64两种。本实验的MIPS指令选用MIPS-32。以下所说的MIPS指令均指MIPS-32。

MIPS的指令格式为32位。图3-3给出了MIPS指令的3种格式。

31

26 25

21 20

16 15

11 10

6 5

0

R型指令

31

op

26 25

rs

21 20

rt

16 15

rd sa func

0

I型指令

31

op

26 25

rs rt immediate

0

J型指令 op address

图3-3 MIPS指令格式

本实验只选取了20条典型的MIPS指令来描述CPU逻辑电路的设计方法。表3-1列出了本实验的所涉及到的20条MIPS指令。

表1本实验所涉及的20条MIPS指令

R型指令 指令 Add Sub And Or Xor Sll Srl Sra Jr Addi Andi Ori Xori Lw Sw Beq [31:26] [25:21] [20:16] [15:11] 000000 000000 000000 000000 000000 000000 000000 000000 000000 001000 001100 001101 001110 100011 101011 000100 rs rs rs rs rs 00000 00000 00000 rs rs rs rs rs rs rs rs rt rt rt rt rt rt rt rt rt rt rt rt rt rt rt rt rd rd rd rd rd rd rd rd rd I型指令 immediate immediate immediate immediate offset offset offset 立即数加 立即数与 立即数或 立即数异或 取数据 存数据 相等转移 [10: 6] [5:0] 功能 寄存器加 寄存器减 寄存器与 寄存器或 寄存器异或 左移 逻辑右移 算术右移 寄存器跳 000000 100000 000000 100010 000000 100100 000000 100101 000000 100110 sa sa sa 000000 000010 000011 000000 001000 计算机科学与工程学院 6