数字电路实验报告

always @(posedge q3) begin

q4 <= ~q4; q4b <= q4; end

always @(posedge q4) begin

q5 <= ~q5; end

always @(posedge q5) begin j = j+1; case(j) 1: begin

q6 <= 1;q7 <= 0;q8 <= 0; end 2: begin

q6 <= 0;q7 <= 1;q8 <= 0; end

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3: begin

q6 <= 0;q7 <= 0;q8 <= 1;j=0; end default j = 0; endcase end assign cp[1] = q4b & q5 & q6, cp[2] = q4b & ~q5 & q6, cp[3] = q4b & q5 & q7, cp[4] = q4b & ~q5 & q7, cp[5] = q4b & q5 & q8, cp[6] = q4b & ~q5 & q8;

endmodule

下面是根据verilog编译仿真后的波形图

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分析仿真波形图可见，与我们所期望的波形图相同。同上，使用verilog的时候，采用的是异步逻辑电路。

实验小结：

本实验是第一次对时序逻辑电路的设计实验，进行的是一个简单的分频的实验，这个实验利用到了手动设计5分频，和利用计数器实现分频，以及移位计数的设计。通过本次试验，我们对时序逻辑电路有了更加深刻的认识，而且在实验的过程之中我们会遇到一些问题，比如有一些毛刺，通过不断地调试消除毛刺的过程，我们对时序逻辑电路延迟的问题有了更深刻的认识，而且对如何对它进行调试也有了一个基础的概念。通过编写这个实验的verilog，我们知道了如何利用verilog实现时序逻辑电路。

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实验四 八位数据串入并出逻辑设计

实验目的：

从一个八位起始码开始，串行读入数据，每读入八位一次性并行输出，读到八位终止码结束。进一步掌握同步时序电路及其在计算机中的应用，提高灵活应用，以及分析、设计、调试能力。

实验原理：

这次实验中的描述语言的起始码为01100110，终止码为10011001。 原理图的起始码为10011001，终止码为01100110.

原理图设计时，输入接入74164移位寄存器，每个时钟节拍将读入一位数据并将之前读到的数据进行移位，那么74164输出即为当前并行的八位数据，将该八位数判断，当满足触发起始条件时，将触发jk触发器，启动计数器74161，产生一个八倍与时钟的周期，

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