数字电路实验报告

outdata[7:4] <= store2[address]; end end end

endmodule

这个verilog先是例化一个模块以实现一个2114功能的存储器，然后调用这个模块进行位扩展以实现一个所要求的4kx8bit的存储器。 下面为编译仿真之后的波形图

如图所示，前四个周期，分别将四个数据分别存入四个周期，然后再用四个周期将前四个周期存入存储器的数据读出来。 实验小结

通过本实验，熟悉了存储器的写入和读出的相关过程，也对IP例化操作有了一定的了解，并且了解了存储器的字扩展和位扩展两种扩展方式。 Verilog实现利用数组的方式，编译的过程会比较漫长一些。

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后记

其实，后记这种东西，本来不必要写的，但是为了格式的完整性，还是随便写写吧。

数字电路实验，开始的画图挺有意思的，和我们数字电路学习的进度相辅相成，令我们对平时数字电路的学习有了更深刻的理解，当看到密密麻麻的线出现在你的屏幕之上，并且你还知道每一条线的作用和存在的目的的时候，其实还是一件蛮有成就感的事情。

然后呢，就是verilog的编程，其实verilog这个语言呢，和C语言还是相当具有相似性的，所以理解起来并没有特别的困难。相比于利用TTL电路的方式设计电路，用硬件描述语言设计电路，通常来讲，会更加的简单一些，利用verilog HDL编写的时候，我们并不一定知道具体的线路在器件之中究竟是怎么连的。但是需要注意的是时钟信号，一个verilog之中尽量只利用一个时钟，否则可能会出现很大的延迟差距，导致出现很大的问题。

这个实验课程对后续的许多课程很有帮助，我还没有上那些课程，就不多说了。

然后呢？没有然后了，对我而言，数电实验确实是一段非常快乐、有意义的时光。希望后来者也能够体会这样的一种感觉。

程元彬 2013.12.14

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