CMOS乘法器版图设计与仿真——第5章-第7章

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zb为并行乘法器输出，zm位串行乘法器的输出 图7-2 四位串行乘法器和四位并行乘法器的比较波形

在此，采集图中的数据来比较输出由0翻转到1时的延时情况：（延时=翻转时间（ps，上升到2.5V的时间）-0.025ps（输入上升到2.5V的时间））

表7-1 两个四位乘法器的延时比较

翻转时间延时 翻转时间 延时 （并行） （并行） （串行） （串行） Zm7 1270 1245 Zc7 1820 1795 Zm6 2350 2325 Zc6 2480 2455 Zm5 2580 2555 Zc5 3470 3445 Zm4 X X Zc4 X X Zm3 X X Zc3 X X Zm2 X X Zc2 X X Zm1 X X Zc1 X X Zm0 220 195 Zc0 220 195 图中X代表此输出此时为低，暂不比较由表7.1可以看出，在输入X=1111和

单位（ps）

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Y=1111时，四位并行乘法器的高位输出都比串行的快，zm0和zc0都为一级与门延时，

所以是相同的，可以说，四位并行乘法器的速度比四位串行乘法器快。 面积方面，由第三章可以知道，所设计的四位串行乘法器的面积为：

279um?278.u4m?27767u3.m6，四位并行乘法器的面积为：

晶体管使用数量上看（见第三章四位串行乘法器279um?278.4um?77673.6um2。

和四位并行乘法器的LVS结果图），四位串行乘法器共使用了486晶体管，而并行乘法器共使用了456个晶体管。

综上所述，可以得出结论，四位并行乘法器的性能比四位串行乘法器的性能高。

7.2 优化前后的八位并行乘法器的比较

在这一小节中，将对前一章节所设计的八位并行乘法器优化前和优化后的性能进行比较。

使用Cadence中的schematic composer工具进行原理图工具设计测试原理图如下：

图7-3 优化前后的八位并行乘法器比较

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通过创建新的config view，将所设计的版图连接到原理图中，为了易于比较波形输出，选择使用方波发生器产生了相同的输入（X=11111111，Y=11111111）。

使用Cadence中的spectre仿真工具进行仿真，得到如下波形：