8位十六进制频率计设计报告（附程序）

20XX-20XX 学年 x 学期

XXXX大学电工电子实验教学中心(附程序)

创新性实验研究报告

实验项目名称＿8位16进制频率计的设计＿

组长姓名 LIUXX 学号 XXXXXXXXX

联系电话 1XXXXXXXXXX E-mail XXXXXX@qq.com 成员姓名 XXX 学号 XXXXXXXXXX 成员姓名 XXXX 学号 XXXXXXXXXX

专 业 电子信息工程 班级 XXX级1,2班 指导教师及职称 XXX

20XX年 X 月 X 日

XXXX大学电工电子实验教学中心 创新性实验研究报告

一、实验摘要 8位十六进制频率计主要为了实现频率的检测并用16进制的方式表示，本次实验的中心思想就是产生频率表示。在我们的生活中有着广泛的应用，所以本次的设计就是建立在这个基础之上的一次详细的研究与介绍。 8位十六进制频率计利用FTCTRL的计数信号产生脉宽周期并计数，根据频率的定义和频率测量基本原理设计。 二、实验目的 设计8位十六进制频率计，学习复杂的数字系统设计方法。 使用FTCTRL的计数能信号CNT_EN能产生一个1S脉宽的期信号，并对频率计中的32位二进制计数器COUNTER32B的ENABL使能端进行同步控制。当CNT_EN高电平时允许计数；低电平停止计数，并保持其所计的脉冲数。在停止数期间，首先需要一个锁存信号LOAD的上沿将计数器在前一秒 钟的计数值锁存进锁器REG32B中，并由外部十六进制7段译码器译出，显示计数值。设置锁存器的好处是数据示稳定，不会由于周期性的清零信而不断闪烁。锁存信号后，必须有清零信号RST_CNT对计数器进行清零，为下一秒的计数操作准备。 三、实验场地及仪器、设备和材料： 场地：XXXXXX学院楼XXX EDA实验室 设备及仪器：Quartus II 软件 ，PC机一台，EDA实验开发系统。 四、实验内容

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1、实验原理 系统正常工作时，脉冲信号发生器输1Hz的标准信号，经过测频控制信号生器的处理，2分频后即可产生一个脉宽1秒的时钟信号，以此作为计数闸门信号。测信号时，将被测信号通过信号整形电路,产生频率的矩形波,输入计数器作为时钟。当计数门信号高电平有效时，计数器开始计数，并将计结果送入锁存器中。设置锁存器的好处是显示的数据稳定，不会由于周期性的清零信号而不断闪烁。最后将锁存的数值由外部的七段译码器译码并在数码上显示。 2、实验内容 利用教材介绍的2位计数块，连接它们的计数进位，用四个计数模块就能完一个8位有时钟使能的计数器；对于测频控制的控制信号，在仿真过程中应该注意它们可能的毛刺现象。最后按照设计程和方法即可完成全部设计。 根据频率的定义频率测量的基本原理，测定信号的频率须有一个脉冲宽度为1秒的输入信号脉冲计允许的信号；1秒计数结束后，计数值锁入锁器的锁存信号并为下一测频计数周期做准备的计数清0信号。这3个信号可以由一个测频控信号发生器产生，即TESTCTL。 TESTCTL的计数是信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计每一计数器CNT10的ENA能端进行同步控制。当CNT_EN高电平时允许计数；低电平停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要个锁存信号LOAD的上跳沿将计数器在前1秒钟的数值锁存进个锁存器REG4B中，并由外部的7段译码器译出，显计数值。设置锁存器的好处是数据显示稳定，不会由于周性的清0信号而不断闪烁。锁存信号后，必须有一清0信号RST_CNT对计数进行清零，为下1秒的数操作作准备。数字频率计的关键组成部分包括一测频控制信号发生器、一个计数器和一个锁存器，另外包外电路的信号整形电路、脉冲发生器、译码驱动电路和显示电路，其原理框图如图1所。

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图1 数字频率计原理框图 3、实验步骤 3.1 设计32位计数器 计数器以待测信号作为时钟，在清零信号来时，异步清零。当计数使能信号CNT_EN高电平时允许计数，低电平停止计数，并保持其所计的脉冲数。 图2 32位计数器原理图 3.2 测频控制电路 测频控制信号发生器产生测量频率控制时序，是设计频率计的关键。如果时钟信号取1HZ，2分频可以得到一个脉宽为1S的时钟信号，用来作为计闸门信号。当时钟信号为高电平时允许计数，高电平变为低电平时，应产生一个锁存信号，将计数值保存来。锁存数据后，还要在下次时钟信号升沿到来之前产生清零信号，将计数器清零，为下次计数做准备。 图3 频率计控制电路原理图